CN110246963B

CN110246963B - 半导体存储装置及其制造方法

Info

Publication number: CN110246963B
Application number: CN201810993741.2A
Authority: CN
Inventors: 园田康幸
Original assignee: Kioxia Corp
Current assignee: Japanese Businessman Panjaya Co ltd
Priority date: 2018-03-09
Filing date: 2018-08-29
Publication date: 2023-08-08
Anticipated expiration: 2038-08-29
Also published as: JP2019160920A; TWI680597B; CN110246963A; US10600955B2; TW201939776A; US20190280187A1

Abstract

本发明提供半导体存储装置及其制造方法。根据一实施方式，半导体存储装置具备：基板；层叠体，其包括设置于所述基板的上方的电阻变化元件、和设置于所述电阻变化元件的上方的金属层；第一绝缘层，其设置于所述层叠体的侧面；第二绝缘层，其设置在所述第一绝缘层上；以及电极，其在所述第二绝缘层内沿层叠方向延伸，且设置在所述金属层上以及所述第一绝缘层上，所述电极的层叠方向上的下表面具有比所述层叠体的层叠方向上的上表面的直径大的直径，所述电极的最下部与所述金属层的最上部在层叠方向上位于相同的位置。

Description

半导体存储装置及其制造方法

关联申请

本申请享有以日本专利申请2018-43150号(申请日：2018年3月9日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。

技术领域

实施方式涉及半导体存储装置及其制造方法。

背景技术

磁性随机存取存储器(MRAM)是使用具有磁阻效应的存储元件来作为存储信息的存储器单元的存储器装置。MRAM作为以高速动作、大容量、非易失性为特征的下一代存储器装置而备受关注。

发明内容

实施方式提供能够抑制存储器单元特性变差的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：基板；层叠体，其包括设置于所述基板的上方的电阻变化元件、和设置于所述电阻变化元件的上方的金属层；第一绝缘层，其设置于所述层叠体的侧面；第二绝缘层，其设置在所述第一绝缘层上；以及电极，其在所述第二绝缘层内沿层叠方向延伸，且设置在所述金属层上以及所述第一绝缘层上，所述电极的层叠方向上的下表面具有比所述层叠体的层叠方向上的上表面的直径大的直径，所述电极的最下部与所述金属层的最上部在层叠方向上位于相同的位置。

附图说明

图1是表示实施方式涉及的半导体存储装置的整体构成的框图。

图2是表示实施方式涉及的半导体存储装置的存储器单元阵列的图。

图3是表示实施方式涉及的半导体存储装置的存储器单元的剖视图。

图4是表示实施方式涉及的半导体存储装置的存储器单元的变形例的剖视图。

图5A是表示实施方式涉及的半导体存储装置中的电阻变化元件的剖视图。

图5B是用于说明实施方式涉及的半导体存储装置中的电阻变化元件的写入的图，且是表示平行状态(P状态)下的电阻变化元件的剖视图的图。

图5C是用于说明实施方式涉及的半导体存储装置中的电阻变化元件的写入的图，且是表示反平行状态(AP状态)下的电阻变化元件的剖视图的图。

图6是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图7是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图8是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图9是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图10是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图11是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图12是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图13是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的剖视图。

图14是表示IBE法中的离子束角度与蚀刻速率的关系的图。

图15是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的第一比较例的剖视图。

图16是表示实施方式涉及的半导体存储装置的存储器单元的制造工序的第二比较例的剖视图。

图17是表示图3所示的存储器单元的变形例的剖视图。

图18是表示图4所示的存储器单元的变形例的剖视图。

具体实施方式

以下，参照附图来说明实施方式。在附图中，对相同的部分标注相同的附图标记。

＜实施方式>

以下，使用图1至图16，对实施方式涉及的半导体存储装置进行说明。以下，以使用磁阻效应元件(Magnetic Tunnel Junction(MTJ)元件：磁性隧道结元件)作为电阻变化元件来存储数据的MRAM为例进行说明，但不限于此。无论是易失性存储器还是非易失性存储器，本实施方式能够应用于将电阻变化元件的电阻差转换成电流差或电压差而进行感测的全部存储器。也能够应用于与MRAM同样的电阻变化型存储器，例如如ReRAM、PCRAM等那样的具有利用电阻变化来存储数据的元件的半导体存储装置。

此外，在以下的说明中，只要没有特别限定，则“连接”不仅是直接连接，而且也包括经由任意元件进行连接的情况。另外，晶体管的第一端子表示源或漏中的一方，晶体管的第二端子表示源或漏中的另一方。另外，晶体管的控制端子表示栅。

[实施方式的构成例]

如图1所示，半导体存储装置具备：控制器11、命令/地址电路12、数据电路13、存储器单元阵列14、行解码器15、读/写电路16、以及列解码器17。

控制器11从外部(主机设备)接收时钟信号CLK、CLKb以及外部控制信号。控制器11包含有电压生成电路等要素，并基于来自外部的控制信号对命令/地址电路12以及数据电路13进行控制。

命令/地址电路12从外部接收命令/地址信号CA，并向行解码器15、读/写电路16、以及列解码器17供给基于该命令/地址信号CA的信号。

数据电路13在外部与读/写电路16之间进行数据DQ的收发。更具体而言，数据电路13向读/写电路16转送来自外部的写入数据。另外，数据电路13向外部转送来自读/写电路16的读出数据。

行解码器15与来自命令/地址电路12的行地址相应地选择字线WL。

列解码器17与来自命令/地址电路12的列地址相应地选择位线BL及源线SL。

读/写电路16包含有感测放大器(读出放大器)等，对向存储器单元阵列14的写入以及从存储器单元阵列14的读出进行控制。

图2是表示实施方式涉及的半导体存储装置的存储器单元阵列14的图。

如图2所示，在存储器单元阵列14设置有位线BL(BL0-BL7)、源线SL(SL0-SL7)以及字线WL(WL0-WL3)。位线BL以及源线SL沿第一方向延伸，在与第一方向正交的第二方向上交替地设置。字线WL沿第二方向延伸。存储器单元阵列14具有多个存储器单元MC(MC00-MC07、MC10-MC17、MC20-MC27、MC30-MC37)。各存储器单元MC设置于位线BL以及源线SL、与字线WL交叉的交叉位置。因此，多个存储器单元MC在第一方向以及第二方向上呈矩阵状地排列。

更具体而言，存储器单元MC00-MC07设置于位线BL0-BL7以及源线SL0-SL7、与字线WL0交叉的交叉位置。另外，存储器单元MC10-MC17设置于位线BL0-BL7以及源线SL0-SL7、与字线WL1交叉的交叉位置。存储器单元MC20-MC27设置于位线BL0-BL7以及源线SL0-SL7、与字线WL2交叉的交叉位置。存储器单元MC30-MC37设置于位线BL0-BL7以及源线SL0-SL7、与字线WL3交叉的交叉位置。存储器单元MC在交叉位置与位线BL、源线SL及字线WL电连接。

此外，存储器单元阵列14的位线BL、源线SL及字线WL的数量仅为一例，并不被限定。

存储器单元MC例如包括电阻变化元件RC以及选择晶体管ST。电阻变化元件RC的第一端子与位线BL电连接，第二端子与选择晶体管ST的第一端子电连接。选择晶体管ST的第二端子与源线SL电连接，选择晶体管ST的控制端子与字线WL电连接。

电阻变化元件RC通过施加电流(或电压)而使电阻变化。电阻变化元件RC例如包括MTJ元件、相变元件、铁电体元件等。通过利用字线WL使选择晶体管ST导通，从而选择存储器单元MC。此外，在此，对MRAM、即电阻变化元件RC为MTJ元件的情况进行说明。

图3是表示实施方式涉及的半导体存储装置的存储器单元MC的剖视图。

以下，在本说明书中，为了便于说明，将层叠方向(图3的上下方向)中的从半导体基板21朝向电阻变化元件RC的方向设为“上”，将从电阻变化元件RC朝向半导体基板21的方向设为“下”，但该记载只是为了方便，与重力的方向无关。

如图3所示，半导体存储装置的存储器单元MC包括选择晶体管ST、下部电极32、电阻变化元件RC、以及上部电极43等。

选择晶体管ST设置于半导体基板(硅基板)21的表面。选择晶体管ST例如为MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。选择晶体管ST在半导体基板21的表面部具有埋栅结构。

更具体而言，选择晶体管ST包括栅绝缘层22、栅电极23、以及两个扩散层25(漏侧扩散层以及源侧扩散层)。

栅绝缘层22被设置在设置于半导体基板21的表面的凹处(recess)的下部侧的内表面上。栅电极23以埋入凹处的下部侧的方式设置在栅绝缘层22的内表面上。该栅电极23与字线WL对应。在上述栅绝缘层22上以及栅电极23上以填埋凹处的上部侧的方式设置有绝缘层24。绝缘层24例如是包含有氮化硅(SiN)的氮化硅层。绝缘层24的上表面为与半导体基板21的上表面同等程度的高度。两个扩散层25以夹着栅绝缘层22、栅电极23、以及绝缘层24的方式设置于半导体基板21的表面。

此外，选择晶体管ST的构成并不限于具有埋栅结构的构成。例如，也可以是在半导体基板21的表面上经由栅绝缘膜而形成有栅电极的结构。选择晶体管ST的构成只要是作为开关元件发挥功能的构成即可。

在半导体基板21(绝缘层24以及扩散层25)上设置有绝缘层31。绝缘层31例如是包含有氮化硅的氮化硅层或包含有氧化硅(SiO₂)的氧化硅层。

下部电极32设置在绝缘层31的接触孔内。下部电极32在绝缘层31内沿层叠方向(图3的上下方向)延伸。下部电极32的下表面与扩散层25(漏)连接。下部电极32是包含有金属的金属层，例如包含有W、Ta、Ru、Ti、TaN及TiN等中的至少一者。下部电极32例如被设置成圆柱状。

在下部电极32上的一部分设置有缓冲层33。缓冲层33是金属层，例如包含有Al、Be、Mg、Ca、Hf、Sr、Ba、Sc、Y、La及Zr等中的至少一者。另外，缓冲层33也可以包含有HfB、MgAlB、HfAlB、ScAlB、ScHfB及HfMgB等化合物中的至少一者。

电阻变化元件RC设置在缓冲层33上。电阻变化元件RC从缓冲层33上方起依次包括存储层34、隧道势垒层35及参照层36。存储层34是铁磁性的磁化自由层，例如包含有CoFeB、FeB、或MgFeO等。隧道势垒层35是非磁性层，例如包含有MgO或AlO。另外，隧道势垒层35也可以包含有Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr或Hf等元素的氮化物。参照层36是铁磁性的磁化固定层，例如包含有CoFeB、FeB或MgFeO等。即，电阻变化元件RC具有利用两个铁磁性层(存储层34以及参照层36)夹着非磁性层(隧道势垒层35)的构成。

在电阻变化元件RC上设置有移位消除(shift cancel)层37。移位消除层37例如包含有Co和从Pt、Ni及Pd中选择出的至少一种元素。在移位消除层37上设置有盖层38。盖层38是金属层，例如包含有Ta、Ru、Pt及W等中的至少一者。此外，也可以在盖层38上设置有包含与盖层38相同材料的后述的硬掩模39。

利用缓冲层33、电阻变化元件RC、移位消除层37及盖层38的层叠体来构成MTJ元件部。MTJ元件部被设置成圆柱状。在该MTJ元件部(层叠体)的侧壁(侧面)设置有绝缘层40。绝缘层40是由包含有MTJ元件部以及下部电极32的构成材料的被蚀刻材料形成的再附着层。

此外，缓冲层33用于促进在其之上形成的层的结晶化。在没有缓冲层33也能够充分地得到良好的结晶的情况下，也能够省略缓冲层33。

以覆盖MTJ元件部以及绝缘层40的周围的方式设置有保护绝缘层41。保护绝缘层41从MTJ元件部以及绝缘层40的侧面沿着绝缘层31的上表面以一定的膜厚设置。保护绝缘层41例如为氮化硅层。

以覆盖保护绝缘层41的方式设置有绝缘层42。绝缘层42例如是氮化硅层或氧化硅层。

上部电极43设置在绝缘层42以及保护绝缘层41的接触孔内。上部电极43在绝缘层42以及保护绝缘层41内沿层叠方向延伸。上部电极43的下表面与盖层38以及绝缘层41的上表面连接。上部电极43是包含金属的金属层，例如包含W、Ta、Ru、Ti、TaN及TiN等中的至少一者。上部电极43例如被设置成圆柱状。

在此，上部电极43的直径D1比MTJ元件部的直径D2大。因此，在上部电极43的下表面的一部分连接有MTJ元件部(盖层38)。例如，上部电极43的下表面中央部与盖层38连接，下表面端部(下表面中央部的周围)与保护绝缘层41连接。

另外，上部电极43的下表面平坦。因此，上部电极43的最下部(下表面)与盖层38的最上部(上表面)在层叠方向上位于相同的位置。另外，保护绝缘层41与上部电极43的接触面的最下部和盖层38与上部电极43的接触面的最上部在层叠方向上位于相同的位置。

此外，有时上部电极43为从上侧朝向下侧而直径变小的锥状且MTJ元件部为从下侧朝向上侧而直径变小的锥状。在该情况下，上部电极43的直径D1表示上部电极43的最小的直径(下表面的直径)，MTJ元件部的直径D2表示MTJ元件部的最小的直径(盖层38的上表面的直径)。

在本例中，上部电极43的直径D1比保护绝缘层41的外周小，但并不限于此，上部电极43的直径D1也可以比保护绝缘层41的外周大。

在上部电极43以及绝缘层42上设置金属层44。金属层44与位线BL对应，并与上部电极43的上表面连接。

另外，在绝缘层31、42的接触孔内设置接触插塞45。接触插塞45在绝缘层31、42内沿层叠方向延伸。接触插塞45的下表面与扩散层25(源)连接。接触插塞的上表面与未图示的金属层(源线SL)连接。

图4是表示实施方式涉及的半导体存储装置的存储器单元MC的变形例的剖视图。

如图4所示，在变形例中，上部电极43包括第一部分43a以及第二部分43b。第二部分43b与第一部分43a的下表面中央部连接，并向下方突出。第二部分43b的下表面与MTJ元件部(盖层38)连接，第二部分43b以对应于MTJ元件部的方式被设置成圆柱状。第一部分43a的下表面端部与保护绝缘层41连接。

即，上部电极43的下表面为中央部向下方突出的形状。因此，上部电极43的最下部(第二部分43b的下表面)与盖层38的最上部(上表面)在层叠方向上位于相同的位置。另外，保护绝缘层41与上部电极43的接触面的最下部(第一部分43a的下表面)相比于盖层38与上部电极43的接触面(第二部分43b的下表面)的最上部，在层叠方向上位于上方。

在此，变形例中的上部电极43的直径D1表示第一部分43a的最小的直径(第一部分43a的下表面的直径)。此外，第二部分43b的直径与MTJ元件部的直径相同。

图5A是表示实施方式涉及的半导体存储装置中的电阻变化元件RC的剖视图。

如上所述，电阻变化元件RC包括由作为铁磁性层的存储层34、作为铁磁性层的参照层36、以及在它们之间形成的作为非磁性层的隧道势垒层35构成的层叠结构。

如图5A所示，存储层34是磁化方向可变的铁磁性层，并具有与膜面(上表面/下表面)垂直或大致垂直的垂直磁各向异性。在此，磁化方向可变表示磁化方向相对于预定的写入电流而变化。另外，大致垂直是指残留磁化的方向相对于膜面处于45°＜θ≤90°的范围内。

参照层36是磁化方向不变的铁磁性层，并具有与膜面垂直或大致垂直的垂直磁各向异性。在此，磁化方向不变表示磁化方向相对于预定的写入电流而不变化。即，参照层36的磁化方向的反转能量势垒比存储层34大。

图5B是用于说明实施方式涉及的半导体存储装置中的电阻变化元件RC的写入的图，且是表示平行状态(P状态)下的电阻变化元件RC的剖视图的图。图5C是用于说明实施方式涉及的半导体存储装置中的电阻变化元件RC的写入的图，且是表示反平行状态(AP状态)下的电阻变化元件RC的剖视图的图。

在本例中，电阻变化元件RC例如为自旋注入型的电阻变化元件。因此，在将数据写入电阻变化元件RC的情况下或在从电阻变化元件RC读出数据的情况下，电阻变化元件RC在与膜面垂直的方向上使电流双向流动。

更具体而言，向电阻变化元件RC的数据的写入按如下方式进行。

如图5B所示，在电流从存储层34向参照层36流动的情况下，即，在供给从参照层36朝向存储层34的电子的情况下，在与参照层36的磁化方向相同的方向上自旋极化后的电子被注入存储层34。在该情况下，存储层34的磁化方向一致为与参照层36的磁化方向相同的方向。由此，参照层36的磁化方向与存储层34的磁化方向为平行排列。在该平行状态时，电阻变化元件RC的电阻值成为最低。例如将该情况规定为“0”数据。

另一方面，如图5C所示，在电流从参照层36向存储层34流动的情况下，即，在供给从存储层34朝向参照层36的电子的情况下，通过利用参照层36进行反射而在与参照层36的磁化方向相反的方向上自旋极化后的电子注入存储层34。在该情况下，存储层34的磁化方向一致为与参照层36的磁化方向相反的方向。由此，参照层36的磁化方向与存储层34的磁化方向为反平行排列。在该反平行状态时，电阻变化元件RC的电阻值成为最高。例如将该情况规定为“1”数据。

另外，从电阻变化元件RC的数据的读出按如下方式进行。

向电阻变化元件RC供给读出电流。将该读出电流设定为不使存储层34的磁化方向反转的值(比写入电流小的值)。通过检测此时的电阻变化元件RC的电阻值的变化，从而能够读出上述“0”数据以及“1”数据。

[实施方式的制造方法]

图6至图13是表示实施方式涉及的半导体存储装置的存储器单元MC的制造工序的剖视图。

首先，如图6所示，在半导体基板21的表面部形成具有埋栅结构的选择晶体管ST。选择晶体管ST按如下方式形成。

例如，当在半导体基板21形成凹处之后，在该凹处的侧面以及底部形成栅绝缘层22。栅绝缘层22例如是通过热氧化而形成的氧化硅层。接着，以埋入凹处的下部侧的方式形成包含有多晶硅的栅电极23。之后，以填埋凹处的上部侧的方式形成作为氮化硅层的绝缘层24，使表面平坦化。进而，通过在半导体基板21的表面部离子注入杂质，从而形成扩散层25。由此，形成选择晶体管ST。

接着，在半导体基板21上例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法而形成绝缘层31。绝缘层31例如是氮化硅层或氧化硅层。在该绝缘层31形成沿层叠方向延伸的未图示的接触孔。接触孔贯通绝缘层31，并到达半导体基板21(扩散层25)。由此，半导体基板21(扩散层25)在接触孔的底部露出。

接着，在接触孔内例如通过CVD法而形成下部电极32。由此，接触孔内被埋入。下部电极32的下表面与扩散层25连接。下部电极32是包含金属的金属层，例如包含W、Ta、Ru、Ti、TaN及TiN等中的至少一者。

接着，如图7所示，在下部电极32以及绝缘层31上例如通过溅射法而形成缓冲层33。缓冲层33例如包含Al、Be、Mg、Ca、Hf、Sr、Ba、Sc、Y、La及Zr等中的至少一者。另外，缓冲层33也可以包含HfB、MgAlB、HfAlB、ScAlB、ScHfB及HfMgB等化合物中的至少一者。

接着，在缓冲层33上例如通过溅射法而依次形成存储层34、隧道势垒层35及参照层36。存储层34以及参照层36例如包含CoFeB、FeB、或MgFeO等。隧道势垒层35例如包含MgO或AlO。另外，隧道势垒层35也可以包含Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr或Hf等元素的氮化物。

接着，在参照层36上例如通过溅射法而形成移位消除层37。移位消除层37例如包含Co和从Pt、Ni及Pd中选择出的至少一种元素。在该移位消除层37上例如通过溅射法而形成盖层38。盖层38例如包含Ta、Ru、Pt及W等中的至少一者。由此，形成用于MTJ元件部的层叠体。

接着，如图8所示，在盖层38上形成硬掩模39。硬掩模39以对应于MTJ元件部图形的方式被图形化。即，将硬掩模39形成为与下部电极32的上方对应。硬掩模39包含与盖层38相同的材料，例如包含Ta、Ru、Pt及W等中的至少一者。

接着，如图9所示，例如通过使用硬掩模39的IBE法，对从盖层38到缓冲层33进行蚀刻(图形化)。该蚀刻到达下部电极32以及绝缘层31。由此，形成由盖层38、移位消除层37、参照层36、隧道势垒层35、存储层34及缓冲层33的层叠体构成的MTJ元件部。在此，硬掩模39被完全除去，但也可以残留。

在MTJ元件部的蚀刻的同时，在MTJ元件部的侧壁形成侧壁层51，该侧壁层51是从MTJ元件部的各层起的再附着层。此时，为了完全形成MTJ元件部，过蚀刻到比缓冲层33深的位置。即，下部电极32的一部分也被蚀刻。因此，侧壁层51是由包含MTJ元件部以及下部电极32的构成材料的被蚀刻材料形成的再附着层。

接着，如图10所示，侧壁层51被氧化处理而成为绝缘层40。绝缘层40是氧化物。由此，能够防止由侧壁层51导致的存储层34与参照层36的电短路。

接着，如图11所示，以覆盖MTJ元件部的方式形成保护绝缘层41。保护绝缘层41沿着MTJ元件部的侧面及上表面、以及绝缘层31的上表面形成。保护绝缘层41例如是氮化硅层、氮化铝层或氮化铪层等氮化物层。

接着，如图12所示，在保护绝缘层41上的整个面例如通过CVD法而形成绝缘层42。绝缘层42例如是氮化硅层或氧化硅层。例如通过使用未图示的掩模的RIE(Reactive IonEtching：反应离子蚀刻)法，在该绝缘层42形成到达保护绝缘层41的接触孔CH。接触孔CH贯通绝缘层42，并到达保护绝缘层41。此时，RIE在绝缘层42和保护绝缘层41具有选择性。即，由于相对于绝缘层42的蚀刻速率而言，保护绝缘层41的蚀刻速率较小，所以蚀刻在保护绝缘层41的上表面停止。由此，绝缘层41在接触孔CH的底部露出。

接着，如图13所示，通过IBE(Ion Beam Etching：离子束蚀刻)法而对接触孔CH的底部的露出的绝缘层41进行蚀刻。由此，除去接触孔CH的底部的绝缘层41，使盖层38在接触孔CH的底部露出。作为在IBE法中使用的惰性气体，使用Ar、Xe、Kr或Ne等。IBE法中的离子束角度例如为0度，但并不限于此，也可以为向接触孔CH的底部入射的角度以下。离子束角度是以与基板(半导体基板21)的表面垂直的垂直方向(层叠方向)为基准(0度)的情况下的角度。

在此，接触孔CH的直径比MTJ元件部的直径大。因此，能够对基于IBE法的蚀刻进行控制，以使盖层38在接触孔CH的底部中央部露出并使保护绝缘层41在底部端部(底部中央部的周围)露出。

图14是表示IBE法中的离子束角度与蚀刻速率的关系的图。在此，实线A表示氮化硅等绝缘体，实线B表示W、Ta、Ru、Ti、TaN及TiN等金属。即，实线A表示保护绝缘层41，实线B表示盖层38。

如图14所示，在IBE法中，可以通过调整离子束角度来控制被蚀刻材料的蚀刻速率。在离子束角度较小的情况下(＜θ)，盖层38的蚀刻速率比保护绝缘层41的蚀刻速率大。离子束角度变大，在成为θ时，保护绝缘层41的蚀刻速率与盖层38的蚀刻速率相同。进而，在离子束角度变大时(>θ)，盖层38的蚀刻速率变得比保护绝缘层41的蚀刻速率小。

在此，通过对基于IBE法的蚀刻进行控制以使离子束角度成为θ，从而平坦地形成接触孔CH的底部。即，接触孔CH的底部的保护绝缘层41的上表面与盖层38的上表面在层叠方向上位于相同的位置。之后，为了除去再附着层等，也可以进行湿法蚀刻。

接着，如图3所示，在接触孔CH填埋金属层，而形成上部电极43。由此，形成相比于MTJ元件部而直径较大、下表面平坦的上部电极43。

之后，在绝缘层42、31形成到达扩散层25(源)的接触孔。在该接触孔填埋金属层，从而形成接触插塞45。

进而，在上部电极43上形成成为位线BL的金属层44。另外，在接触插塞44上形成源线SL。

由此，形成实施方式的半导体装置。

此外，在上述图13的工序中，也可以通过IBE法来对盖层38以及保护绝缘层41进行过蚀刻。

此时，IBE法通过将离子束角度调整为小于θ来进行。通过使离子束角度小于θ，从而能够在IBE法中使盖层38的蚀刻速率比保护绝缘层41的蚀刻速率大。

由此，在接触孔CH的底部，盖层38相比于保护绝缘层41被蚀刻得更多。因此，接触孔CH的底部的保护绝缘层41的上表面相比于盖层38的上表面在层叠方向上成为上方。

之后，通过在接触孔CH埋入金属层，从而形成图4所示的变形例的由第一部分43a以及第二部分43b构成的上部电极43。

在上述变形例中，将离子束角度设定为小于θ，以使盖层38的蚀刻速率比保护绝缘层41的蚀刻速率大。由此，即使利用IBE法进行了过蚀刻，接触孔CH的底部的保护绝缘层41的上表面相比于盖层38的上表面也会在层叠方向上成为上方。

如以上那样，需要使IBE法中的离子束角度为θ以下，进而为向接触孔CH的底部入射的角度以下。在本实施方式中，IBE法中的离子束角度例如为0度。

[实施方式的效果]

图15是表示实施方式涉及的半导体存储装置的存储器单元MC的制造工序的第一比较例的剖视图。

如图15所示，在第一比较例中，在除去接触孔CH的底部的保护绝缘层41时，进行RIE法。由此，盖层38在接触孔CH的底部露出。但是，在RIE法中，保护绝缘层41的蚀刻速率比盖层38的蚀刻速率大。因此，在盖层38露出后的过蚀刻中，仅选择性地蚀刻保护绝缘层41。因此，MTJ元件部(特别是移位消除层37)的侧面露出。其结果是，若之后为了除去残留气体等而进行湿法蚀刻，则会给MTJ元件部带来损伤，存储器单元特性(MTJ磁特性)会劣化。

图16是表示实施方式涉及的半导体存储装置的存储器单元MC的制造工序的第二比较例的剖视图。

如图16所示，在第二比较例中，与第一比较例同样地，在除去接触孔CH的底部的保护绝缘层41时，进行RIE法。在此，在第二比较例中，将接触孔CH的直径设定为比MTJ元件部的直径小。由此，仅使盖层38在接触孔CH的底部露出。因此，能够防止第一比较例那样的保护绝缘层41被过蚀刻的情况。但是，若接触孔CH的直径变小，则难以利用RIE法将接触孔CH的底部的保护绝缘层41完全除去。其结果是，无法使盖层38在接触孔CH的底部露出，难以将上部电极43与盖层38连接。因此，上部电极43与盖层38的电接触消失(产生开路故障)的可能性变高。

与此相对，根据上述实施方式，接触孔CH的直径形成为比MTJ元件部的直径大，并且在除去接触孔CH的底部的保护绝缘层41时进行IBE法。通过使接触孔CH的直径增大，从而能够完全除去底部的保护绝缘层41。由此，能够使盖层38容易地在接触孔CH的底部露出。因此，能够防止第二比较例的问题。

另外，在上述实施方式的IBE法中，设定成使盖层38的蚀刻速率与保护绝缘层41的蚀刻速率相同或比保护绝缘层41的蚀刻速率大。因此，在盖层38露出后的过蚀刻中，盖层38和保护绝缘层41被同样地蚀刻。或者，盖层38相比于保护绝缘层41被蚀刻得更多。由此，能够抑制MTJ元件部(特别是移位消除层37)的侧面的露出。因此，能够防止第一比较例的问题，能够抑制MTJ磁特性的劣化。

此外，在上述实施方式中，对图3以及图4所示的存储器单元MC进行了说明，但在以下的变形例中也能够进行应用。

图17是表示图3所示的存储器单元MC的变形例的剖视图，图18是表示图4所示的存储器单元MC的变形例的剖视图。

在图3以及图4中，在MTJ元件部，从下部侧依次设置有存储层34、隧道势垒层35及参照层36。与此相对，也可以如图17以及图18所示，相反地调换存储层34和参照层36。另外，在该情况下，也可以还调换移位消除层37。即，在MTJ元件部，从下部侧按顺序依次设置移位消除层37、参照层36、隧道势垒层35及存储层34。

对本发明的几个实施方式进行了说明，但这些实施方式只是作为例子而提出的，并不用于限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，能够在不脱离发明的主旨的范围内执行各种省略、替换、变更。这些实施方式和/或其变形被包含于发明的范围和/或主旨中，并且被包含于技术方案所记载的发明及其均等的范围中。

Claims

1.一种半导体存储装置，具备：

基板；

层叠体，其包括设置于所述基板的上方的电阻变化元件、设置于所述电阻变化元件的上方的金属层和与所述金属层相邻的移位消除层；

第一绝缘层，其设置于所述层叠体的侧面；

第二绝缘层，其设置在所述第一绝缘层上；以及

电极，其在所述第二绝缘层内沿层叠方向延伸，且设置在所述金属层上以及所述第一绝缘层上，所述电极的层叠方向上的下表面具有比所述层叠体的层叠方向上的上表面的直径大的直径，所述电极的最下部与所述金属层的最上部在层叠方向上位于相同的位置。

2.根据权利要求1所述的半导体存储装置，

所述第一绝缘层与所述电极的接触面的最下部和所述金属层与所述电极的接触面的最上部，在层叠方向上位于相同的位置。

3.根据权利要求1所述的半导体存储装置，

所述第一绝缘层与所述电极的接触面的最下部相比于所述金属层与所述电极的接触面的最上部，在层叠方向上位于上方。

4.根据权利要求1所述的半导体存储装置，

所述金属层包含W、Ta、Ru、Ti、TaN及TiN中的至少一者。

5.根据权利要求1所述的半导体存储装置，

所述第一绝缘层包含SiN。

6.一种半导体存储装置，具备：

基板；

层叠体，其包括设置于所述基板的上方的电阻变化元件、设置于所述电阻变化元件的上方的金属层和与所述金属层相邻的相邻层，所述相邻层包含有Co和从Pt、Ni及Pd中选择出的至少一种元素；

第一绝缘层，其设置于所述层叠体的侧面；

第二绝缘层，其设置在所述第一绝缘层上；以及

7.根据权利要求6所述的半导体存储装置，

8.根据权利要求6所述的半导体存储装置，

9.根据权利要求6所述的半导体存储装置，

所述金属层包含W、Ta、Ru、Ti、TaN及TiN中的至少一者。

10.根据权利要求6所述的半导体存储装置，

所述第一绝缘层包含SiN。

11.一种半导体存储装置的制造方法，

包括：

在基板的上方形成层叠体，所述层叠体包含电阻变化元件、所述电阻变化元件的上方的金属层和与所述金属层相邻的移位消除层；

在所述层叠体的侧面以及上表面形成第一绝缘层；

在所述第一绝缘层上形成第二绝缘层；

形成贯通所述层叠体的上方的所述第二绝缘层而到达所述第一绝缘层的孔；

利用基于离子束的蚀刻来除去所述孔的底部的所述第一绝缘层而使所述金属层露出；以及

在所述孔内形成电极。

12.根据权利要求11所述的半导体存储装置的制造方法，

在所述蚀刻中使用的离子束角度相对于层叠方向为第一角度以下，

在所述离子束角度为所述第一角度以下时，所述金属层的蚀刻速率为所述第一绝缘层的蚀刻速率以上。

13.根据权利要求11所述的半导体存储装置的制造方法，

所述第一绝缘层的蚀刻速率以及所述金属层的蚀刻速率，分别随着所述离子束相对于层叠方向的角度变大而增加，

所述第一绝缘层的蚀刻速率的所述增加的比例比所述金属的蚀刻速率的所述增加的比例大。

14.根据权利要求11所述的半导体存储装置的制造方法，

所述孔的直径比所述层叠体的直径大。

15.根据权利要求11所述的半导体存储装置的制造方法，

所述金属层包含W、Ta、Ru、Ti、TaN及TiN中的至少一者。

16.根据权利要求11所述的半导体存储装置的制造方法，

所述第一绝缘层包含SiN。

17.一种半导体存储装置的制造方法，

包括：

在基板的上方形成层叠体，所述层叠体包含电阻变化元件、所述电阻变化元件的上方的金属层和与所述金属层相邻的相邻层，所述相邻层包含有Co和从Pt、Ni及Pd中选择出的至少一种元素；

在所述层叠体的侧面以及上表面形成第一绝缘层；

在所述第一绝缘层上形成第二绝缘层；

在所述孔内形成电极。

18.根据权利要求17所述的半导体存储装置的制造方法，

19.根据权利要求17所述的半导体存储装置的制造方法，

20.根据权利要求17所述的半导体存储装置的制造方法，

所述孔的直径比所述层叠体的直径大。

21.根据权利要求17所述的半导体存储装置的制造方法，

所述金属层包含W、Ta、Ru、Ti、TaN及TiN中的至少一者。

22.根据权利要求17所述的半导体存储装置的制造方法，

所述第一绝缘层包含SiN。