JP2013065755A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】ＭＴＪ素子内における層間の短絡を抑制し、かつ、ＭＴＪ素子を構成する磁性層の劣化を抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は半導体基板を備える。磁気トンネル接合素子は、２つの磁性層と該２つの磁性層間に設けられたトンネル絶縁膜とを含み、半導体基板の上方に設けられている。側壁膜は、磁気トンネル接合素子の側面の上部に設けられている。フェンス層は、導電性材料を含み、側壁膜の側面および磁気トンネル接合素子の側面の下部に設けられている。保護膜は、絶縁体からなりフェンス層の側面に設けられている。フェンス層の上面および保護膜の上面は、側壁膜の上面よりも低く、かつ、トンネル絶縁膜よりも高い位置にある。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。

抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。

スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性トンネル絶縁膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。このようなＭＲＡＭは、高速動作、低消費電力、かつ、不揮発性等の特徴を有するため、ＤＲＡＭの代替として注目されている。

ＭＴＪ素子を加工する際に、２枚の強磁性層およびトンネル絶縁膜を同一のエッチング工程において一括で加工すると、トンネル絶縁膜の下にある下側磁性層の材料がトンネル絶縁膜および上側磁性層の側面に付着し、フェンス層を形成する。この場合、フェンス層は、上側磁性層と下側磁性層とを短絡させる可能性がある。これに対処するために、上側磁性層のエッチング後、上側磁性層の側面を側壁膜で被覆し、その後、トンネル絶縁膜および下側磁性層をエッチングしていた。この場合、フェンス層は、側壁膜の側面に付着する。このフェンス層は、上部電極の一部として機能するハードマスクと下側磁性層との間を短絡させる危険性がある。そこで、フェンス層は横方向からエッチングすることによって除去されていた。

しかし、横方向成分の強いエッチングを適用すると、下側磁性層の側面にダメージを与え、下側磁性層の磁気特性を劣化させてしまう。また、フェンス層は、全てのＭＴＪ素子において均一の厚みで付着するわけではないので、全てフェンス層を取り除くためには、オーバーエッチングを長くする必要がある。従って、フェンス層が早く除去されたＭＴＪ素子においては、下側磁性層は、大きなダメージを受けることになる。

特開２００４−３４９６７１号公報

K. Sugiura et al. , Jpn. J. Appl. Phys. 48 (2009) 08HD02

ＭＴＪ素子内における層間の短絡を抑制し、かつ、ＭＴＪ素子を構成する磁性層の劣化を抑制した半導体記憶装置およびその製造方法を提供する。

本実施形態による半導体記憶装置は半導体基板を備える。磁気トンネル接合素子は、２つの磁性層と該２つの磁性層間に設けられたトンネル絶縁膜とを含み、半導体基板の上方に設けられている。側壁膜は、磁気トンネル接合素子の側面の上部に設けられている。フェンス層は、導電性材料を含み、側壁膜の側面および磁気トンネル接合素子の側面の下部に設けられている。保護膜は、絶縁体からなりフェンス層の側面に設けられている。フェンス層の上面および保護膜の上面は、側壁膜の上面よりも低く、かつ、トンネル絶縁膜よりも高い位置にある。

第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。 メモリセルＭＣの書込み動作を示す説明図。 第１の実施形態によるＭＲＡＭのＭＴＪ素子およびセルトランジスタＣＴの構成を示す断面図。 第１の実施形態によるＭＲＡＭの製造方法を示す断面図。 図４に続く、ＭＲＡＭの製造方法を示す断面図。 図５に続く、ＭＲＡＭの製造方法を示す断面図。 図６に続く、ＭＲＡＭの製造方法を示す断面図。 図７に続く、ＭＲＡＭの製造方法を示す断面図。 図８に続く、ＭＲＡＭの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタＣＴを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタＣＴは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。

複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。

メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。

メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。

センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。

コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。

コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。

図２は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆｒ、Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆｒ、Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。

例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネル絶縁膜Ｂ、記録層（Ｆｒｅｅ層）Ｆｒを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネル絶縁膜Ｂは、絶縁膜（例えば、Ａｌ_２Ｏ_３、ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆｒの磁化の向きがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆｒとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流の方向によって異なるデータを書き込むことができる。

尚、Ｐｉｎ層ＰとＦｒｅｅ層Ｆｒとの位置関係は逆であってもよい。この場合、電流の方向も逆にすれば、上記のようにデータを書き込むことができる。

図３は、第１の実施形態によるＭＲＡＭのＭＴＪ素子およびセルトランジスタＣＴの構成を示す断面図である。セルトランジスタＣＴは、半導体基板１０上に形成されている。ＭＴＪ素子は、セルトランジスタＣＴのさらに上方に形成されている。

セルトランジスタＣＴは、拡散層２０と、ゲート絶縁膜２５と、ゲート電極ＧＣとを備える。ゲート電極ＧＣは、ゲート絶縁膜２５を介して半導体基板１０上に設けられている。ゲート電極ＧＣは、ワード線ＷＬに接続され、あるいは、ワード線ＷＬとして機能する。拡散層２０は、ゲート電極ＧＣの両側に形成されており、ソースまたはドレイン拡散層として機能する。

セルトランジスタＣＴを被覆するように層間絶縁膜ＩＬＤ（Inter Layer Dielectric）が設けられている。コンタクトプラグＣＢが層間絶縁膜ＩＬＤを貫通してそれぞれ拡散層２０に電気的に接続するように設けられている。

ＭＴＪ素子は、層間絶縁膜ＩＬＤおよびコンタクトプラグＣＢ上に設けられた下部電極ＬＥおよび下地層ＵＬ上に設けられている。ＭＴＪ素子は、積層されたＦｒｅｅ層Ｆｒと、トンネル絶縁膜Ｂと、Ｐｉｎ層Ｐとを備える。トンネル絶縁膜Ｂは、２つの磁性層としてのＦｒｅｅ層ＦｒおよびＰｉｎ層Ｐの間に設けられている。

ＭＴＪ素子上には、上部電極ＵＥが設けられている。側壁膜３０が、ＭＴＪ素子の上部側面（Ｐｉｎ層Ｐの側面）および上部電極ＵＥの下部側面に設けられている。側壁膜３０は、トンネル絶縁膜Ｂの上面上に設けられている。

導電性材料を含むフェンス層４０が、側壁膜３０の下部側面およびＭＴＪ素子の下部側面に設けられている。より詳細には、フェンス層４０は、トンネル絶縁膜Ｂ、Ｆｒｅｅ層Ｆｒおよび下地層ＵＬの各側面に設けられている。フェンス層４０は、下部電極ＬＥの側面に設けられていても差し支えない。フェンス層４０の上端Ｐ４０は、側壁膜３０の上端Ｐ３０よりも低く、かつ、トンネル絶縁膜Ｂの表面よりも高い位置にある。側壁膜３０は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて形成されている。フェンス層４０は、例えば、下側磁性層としてのＦｒｅｅ層Ｆｒと同じ磁性体材料を用いて形成されている。

保護膜５０が、隣接する２つのＭＴＪ素子間に設けられており、フェンス層４０の上端Ｐ４０の高さまで充填されている。従って、保護膜５０は、フェンス層４０の側面を被覆している。フェンス層４０の上面（Ｐ４０）および保護膜５０の上面Ｓ５０は、フェンス層４０と保護膜５０との間で面一となっている。従って、保護膜５０の上面は、フェンス層４０の上端Ｐ４０と同様に、側壁膜３０の上端Ｐ３０よりも低く、かつ、トンネル絶縁膜Ｂの表面よりも高い位置にある。保護膜５０がスピンコートを用いたＳＯＧ(Spin-On Glass)である場合、保護膜５０はシリコン酸化物が主成分であるが、カーボンおよびＯＨ基を含んでいる。

さらに、層間絶縁膜ＩＬＤが、保護膜５０上に設けられており、隣接するＭＴＪ素子間に充填されている。

上部電極ＵＥは、ＭＴＪ素子のＰｉｎ層Ｐ上に設けられている。上部電極ＵＥは、ビアコンタクト（図示せず）を介してビット線ＢＬ１に電気的に接続されている。セルトランジスタＣＴの一方の拡散層２０は、ＭＴＪ素子の下にある下部電極ＬＥにコンタクトプラグＣＢを介して電気的に接続されている。セルトランジスタＣＴの他方の拡散層２０は、他のコンタクトプラグＣＢおよびビアコンタクト（図示せず）を介して、ビット線ＢＬ１に隣接するビット線ＢＬ２に電気的に接続される。これにより、ＭＴＪ素子およびセルトランジスタＣＴは、図２に示すようにビット線対ＢＬ１とＢＬ２との間に直列に接続される。尚、ビット線ＢＬ１およびＢＬ２は、ワード線ＷＬ（ゲート電極ＧＣ）の延伸するロウ方向に配列されている。

本実施形態によるＭＲＡＭでは、フェンス層４０の上端Ｐ４０は、側壁膜３０の上端Ｐ３０よりも低い位置にある。従って、導電性材料を含むフェンス層４０は、上部電極ＵＥと下側磁性層としてのＦｒｅｅ層Ｆｒとの間において切断されており、上部電極ＵＥとＦｒｅｅ層Ｆｒとの間を電気的に短絡させない。また、フェンス層４０の上端Ｐ４０および保護膜５０の上面Ｓ５０は、トンネル絶縁膜Ｂの上面よりも高い位置にある。従って、フェンス層４０および保護膜５０は、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒの側面を被覆した状態である。これにより、フェンス層４０および保護膜５０は、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒを、後述するフェンス層４０のエッチングから保護している。その結果、本実施形態によるＭＲＡＭは、ＭＴＪ素子内における層間の短絡を抑制し、かつ、ＭＴＪ素子を構成する下側磁性層（Ｆｒｅｅ層Ｆｒ）の劣化を抑制することができる。

図４から図９は、第１の実施形態によるＭＲＡＭの製造方法を示す断面図である。まず、シリコン基板１０上にセルトランジスタＣＴを形成する。素子分離領域ＳＴＩ（Shallow Trench Isolation）の形成後、アクティブエリアにセルトランジスタＣＴを形成する。セルトランジスタＣＴは、既知のトランジスタの形成方法と同様でよい。図４では、セルトランジスタＣＴの拡散層２０およびゲート電極ＧＣが表示されている。拡散層２０は、ソースまたはドレイン拡散層のいずれかである。ゲート電極ＧＣは、図４の紙面に対して垂直方向（ロウ方向）に延伸しておち、ワード線ＷＬとして機能する。

次に、ゲート電極ＧＣ上およびゲート電極ＧＣ間を被覆するように、層間絶縁膜ＩＬＤを堆積する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜ＩＬＤを平坦化する。

次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁膜ＩＬＤにコンタクトプラグＣＢ用のコンタクトホールを形成する。そして、ＣＶＤ（Chemical Vapor Deposition）法を用いて金属材料（例えば、タングステン）をコンタクトホール内に堆積する。次に、ＣＭＰ法を用いて金属材料を平坦化し、隣接するコンタクトプラグＣＢを互いに電気的に分離する。コンタクトプラグＣＢは、拡散層２０に接続され、かつ、ゲート電極ＧＣから絶縁されるように形成される。

次に、下部電極ＬＥの材料を堆積する。下部電極ＬＥの材料は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ 及びそれらの窒化物、あるいは、これらの材料の複合膜である。

次に、下部電極ＬＥ上に、下地層ＵＬの材料を堆積する。下地層ＵＬは、例えば、タンタル、ルテニウム等の低抵抗金属を用いて形成される。

次に、下地層ＵＬ上に、ＭＴＪ素子の材料を堆積する。例えば、下地層ＵＬ上に、Ｆｒｅｅ層Ｆｒの材料、トンネル絶縁膜Ｂの材料およびＰｉｎ層Ｐの材料をこの順番で堆積する。Ｆｒｅｅ層ＦｒおよびＰｉｎ層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｉ、Ｃｒ等を含む磁性体材料である。トンネル絶縁膜Ｂの材料は、例えば、酸化マグネシウムまたは酸化アルミニウムである。

次に、ＭＴＪ素子の材料の上に、ハードマスクＨＭの材料を堆積する。これにより、図４に示す構造が得られる。ハードマスクＨＭの材料は、例えば、ＳｉＯ_２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ_２Ｏ_３等の単層膜または積層膜である。ハードマスクＨＭが単層膜の場合、ハードマスクＨＭの材料は、上部電極ＵＥとして利用され得るように、導電性材料（例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ）であることが好ましい。ハードマスクＨＭが積層膜の場合、ハードマスクＨＭの材料は、少なくともＭＴＪ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料（例えば、ＳｉＯ_２、ＳｉＮ、Ａｌ_２Ｏ_３）を堆積する。ハードマスクＨＭの絶縁性材料は、ＭＴＪ素子のエッチング時に除去される。本実施形態では、ハードマスクＨＭの材料として、プラズマＴＥＯＳによって形成されたＳｉＯ_２とＳｉＮとＴａとの積層膜、あるいは、ＳｉＯ_２、ＴａおよびＴｉＡｌＮの積層膜を採用した。この場合、ＴａまたはＴｉＡｌＮがＭＴＪ素子の材料上に最初に堆積され、その後にＳｉＮおよびＳｉＯ_２が堆積される。

次に、図５に示すように、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスクＨＭを加工する。ハードマスクＨＭは、ＭＴＪ素子の平面パターンに加工される。さらに、ハードマスクＨＭをマスクとして用いて、Ｐｉｎ層Ｐの材料を、トンネル絶縁膜Ｂの表面が露出されるまでエッチングする。このとき、トンネル絶縁膜Ｂは、エッチングストッパとして機能する。このエッチング工程において、ハードマスクＨＭの上部の絶縁性材料は除去される。

ここで、Ｐｉｎ層Ｐの材料は、ＲＩＥ、１５０℃〜３００℃の高温ＲＩＥ、ＩＢＥ（Ion Beam Etching）、イオンミリングを用いてエッチングしてもよい。さらに、Ｐｉｎ層Ｐの材料は、ＲＩＥ、高温ＲＩＥ、ＩＢＥ、イオンミリングのうち複数の方法を組み合わせてエッチングしてもよい。

次に、側壁膜３０の材料を堆積した後、側壁膜３０の材料を異方的にエッチングする。これにより、図６に示すように、側壁膜３０がトンネル絶縁膜Ｂの上面上、および、ハードマスクＨＭおよびＰｉｎ層Ｐの側面に残置される。側壁膜３０の材料は、絶縁材料であり、例えば、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの複合膜を用いて形成される。また、側壁膜３０の材料は、例えば、ＰＶＤ（Physical Vapor Deposition）法、ＡＬＤ法（Atomic Layer Deposition）、ＰｅＡＬＤ(Plasma Enhanced Atomic Layer Deposition)法で堆積されたシリコン窒化膜等でもよい。

次に、ハードマスクＨＭおよび側壁膜３０をマスクとして用いて、トンネル絶縁膜Ｂ、Ｆｒｅｅ層Ｆｒ、下地層ＵＬおよび下部電極ＬＥの各材料をエッチングする。このエッチング工程では、上述したＰｉｎ層Ｐのエッチング法のいずれかを用いればよい。

ここで、Ｆｒｅｅ層Ｆｒに対するイオンダメージを低減するために、トンネル絶縁膜Ｂ、Ｆｒｅｅ層Ｆｒ、下地層ＵＬおよび下部電極ＬＥの各材料は、エッチングの横方向成分が小さくなるように異方的にエッチングされることが好ましい。例えば、イオンミリングの場合、半導体基板１０の表面に対してほぼ垂直方向にエッチングすることによって、エッチングの横方向成分を小さくすることができる。

Ｆｒｅｅ層Ｆｒのエッチング時に、Ｆｒｅｅ層Ｆｒの材料がエッチングイオン種の衝突によって反跳し、トンネル絶縁膜Ｂおよび側壁膜３０の各側面に付着する。これにより、図７に示すように、フェンス層４０が形成される。従って、フェンス層４０は、主にＦｒｅｅ層Ｆｒの材料で形成され、導電性を有する。フェンス層４０は、上部電極ＵＥとして機能するハードマスクＨＭに達するため、上部電極ＵＥとＦｒｅｅ層Ｆｒとの間を短絡するおそれがある。

そこで、フェンス層４０を斜め方向からエッチングする。このとき、フェンス層４０の全体を除去しようとすると、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒの側面がエッチングされる。このため、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒが劣化するおそれがある。

本実施形態では、図８に示すように、隣接するＭＴＪ素子間において、トンネル絶縁膜Ｂよりも高くかつ側壁膜３０の上端よりも低い位置まで保護膜５０を堆積する。保護膜５０は、シリコン酸化膜、シリコン窒化膜、カーボン膜等の絶縁膜を用いて形成される。ただし、保護膜５０は、隣接する２つのＭＴＪ素子間の平坦部において充分な膜厚を有し、かつ、ＭＴＪ素子の側面（フェンス層４０の側面）において充分に薄い膜厚を有するように堆積されることが好ましい。隣接するＭＴＪ素子間に堆積された保護膜５０の厚みＴ１は、側壁膜３０またはフェンス層４０の側面に堆積された保護膜５０の厚みＴ２よりも厚い。即ち、保護膜５０は、カバレッジの悪い成膜方法で形成される。これは、フェンス層４０のエッチングにおいて、トンネル絶縁膜Ｂを保護しつつ、トンネル絶縁膜Ｂの上方にあるフェンス層４０を除去するためである。カバレッジの悪い成膜方法および保護膜５０としては、例えば、スピンコートを用いたＳＯＧ（Spin On Glass）、あるいは、ＰＶＤ（Physical Vapor Deposition）法によって形成されたシリコン窒化膜がある。保護膜５０がスピンコートを用いたＳＯＧである場合、保護膜５０はシリコン酸化物が主成分であるが、カーボンおよびＯＨ基を含んでいる。

次に、保護膜５０およびフェンス層４０を斜め方向からエッチングする。保護膜５０およびフェンス層４０のエッチングは、ＲＩＥ、高温ＲＩＥ、ＩＢＥ、イオンミリング、ウェットエッチングのいずれでもよい。この場合、保護膜５０およびフェンス層４０は半導体基板１０の表面に対して垂直方向から傾斜した方向からエッチングされ、横方向成分の強いエッチング条件が好ましい。例えば、イオンミリング法では、半導体基板１０の表面に対して垂直方向から４０度以上傾斜した角度でエッチングすることによって、フェンス層４０を横方向から除去できる。このとき、図９に示すように、隣接するＭＴＪ素子間において厚く堆積された保護膜５０の上面Ｓ５０は、トンネル絶縁膜Ｂよりも高い位置にある。従って、上面Ｓ５０よりも下にあるフェンス層４０は除去されず、上面Ｓ５０よりも上にあるフェンス層４０は薄い保護膜５０とともに除去される。上面Ｓ５０よりも下にある保護膜５０およびフェンス層４０は除去されないので、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒは、エッチングから保護される。即ち、本実施形態では、隣接するＭＴＪ素子間に堆積された保護膜５０をマスクとして用いて、フェンス層４０の上端を側壁膜３０の上端よりも低く、かつ、トンネル絶縁膜Ｂよりも高い位置に位置づけるようにフェンス層４０をエッチングする。これにより、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒを保護しつつ、ハードマスクＨＭ（上部電極ＵＥ）とＦｒｅｅ層Ｆｒとの間の電気的な短絡を抑制することができる。

フェンス層４０のエッチング後、残置されたフェンス層４０の上面（Ｐ４０）および保護膜５０の上面Ｓ５０は、フェンス層４０と保護膜５０との間で面一となる。

次に、隣接するＭＴＪ素子間を層間絶縁膜ＩＬＤで充填する。層間絶縁膜ＩＬＤを、ハードマスクＨＭの上部が露出されるまで研磨する。次に、上部電極ＵＥの材料をハードマスクＨＭおよび層間絶縁膜ＩＬＤ上に堆積し、これを加工する。ハードマスクＨＭは、上部電極ＵＥと一体となって上部電極ＵＥとして機能する。

さらに、層間絶縁膜ＩＬＤ、ビアコンタクト（図示せず）、ビット線ＢＬ１、ＢＬ２の配線を形成する。これにより、図３に示すＭＲＡＭが完成する。

本実施形態によれば、保護膜５０の厚みを利用してフェンス層４０のエッチングエリアを制御することができる。フェンス層４０は、ハードマスクＨＭ（上部電極ＵＥ）とＦｒｅｅ層Ｆｒとの間の一部において除去され、上部電極ＵＥとＦｒｅｅ層Ｆｒとの間を電気的に切断する。尚かつ、フェンス層４０および保護膜５０は、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒの側面を保護する。よって、上部電極ＵＥとＦｒｅｅ層Ｆｒとの間の短絡を防止しつつ、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒの劣化を抑制することができる。

また、フェンス層４０および保護膜５０は、トンネル絶縁膜ＢおよびＦｒｅｅ層Ｆｒの側面を被覆しているので、フェンス層４０のエッチングによって記憶層Ｆｒのサイズが不均一に縮小することはなく、各ＭＴＪ素子の記憶層Ｆｒのサイズが均一になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣ・・・メモリセル、ＣＴ・・・セルトランジスタ、ＧＣ・・・ゲート電極、ＭＴＪ・・・ＭＴＪ素子、Ｐ・・・Ｐｉｎ層、Ｂ・・・トンネル絶縁膜、Ｆｒ・・・Ｆｒｅｅ層、ＬＥ・・・下部電極、ＵＥ・・・上部電極、ＩＬＤ・・・層間絶縁膜、ＵＬ・・・下地層、ＢＬ１、ＢＬ２・・・ビット線、ＷＬ・・・ワード線、ＣＢ・・・コンタクトプラグ、ＨＭ・・・ハードマスク、１０・・・半導体基板、２０・・・拡散層、３０・・・側壁膜、４０・・・フェンス層、５０・・・保護膜

Claims (7)

1. 半導体基板と、
   ２つの磁性層と該２つの磁性層間に設けられたトンネル絶縁膜とを含み、前記半導体基板の上方に設けられた磁気トンネル接合素子と、
   前記磁気トンネル接合素子の側面の上部に設けられた側壁膜と、
   導電性材料を含み、前記側壁膜の側面および前記磁気トンネル接合素子の側面の下部に設けられたフェンス層と、
   絶縁体からなり前記フェンス層の側面に設けられている保護膜とを備え、
   前記フェンス層の上面および前記保護膜の上面は、前記側壁膜の上面よりも低く、かつ、前記トンネル絶縁膜よりも高い位置にあることを特徴とする半導体記憶装置。
2. 前記フェンス層の上面および前記保護膜の上面は、前記フェンス層と前記保護膜との間で面一となっていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記保護膜は、カーボン、または、ＯＨ基を有する絶縁体を用いて形成されていることを特長とする請求項１または請求項２に記載の半導体記憶装置。
4. 下側磁性層、トンネル絶縁膜および上側磁性層を含む複数の磁気トンネル接合素子を備えた半導体記憶装置の製造方法であって、
   半導体基板の上方に前記下側磁性層、前記トンネル絶縁膜および前記上側磁性層の各材料を堆積し、
   マスク材を用いて前記上側磁性層を加工し、
   前記トンネル絶縁膜の上面上および前記上側磁性層の側面に側壁膜を形成し、
   前記マスク材および前記側壁膜をマスクとして用いて、前記トンネル絶縁膜および前記下側磁性層を加工し、
   隣接する前記磁気トンネル接合素子間において、前記トンネル絶縁膜よりも高くかつ前記側壁膜の上端よりも低い位置まで保護膜を堆積し、
   隣接する前記磁気トンネル接合素子間に堆積された前記保護膜をマスクとして用いて、前記下側磁性層の加工時に前記側壁膜の側面に付着したフェンス層をエッチングし、前記フェンス層の上端を前記側壁膜の上端よりも低く、かつ、前記トンネル絶縁膜よりも高い位置に位置づけることを具備した半導体記憶装置の製造方法。
5. 前記保護膜を堆積したときに、隣接する前記磁気トンネル接合素子間に堆積された前記保護膜の厚みは、前記側壁膜または前記フェンス層の側面に堆積された前記保護膜の厚みよりも厚いことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
6. 前記フェンス層のエッチング後、残置された前記フェンス層の上面および前記保護膜の上面は、前記フェンス層と前記保護膜との間で面一となっていることを特徴とする請求項４または請求項５に記載の半導体記憶装置の製造方法。
7. 前記保護膜は、ＳＯＧ法またはＰＶＤ法を用いて堆積されていることを特長とする請求項４から請求項６のいずれかに記載の半導体記憶装置の製造方法。

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