TW201939776A

TW201939776A - 半導體記憶裝置及其製造方法

Info

Publication number: TW201939776A
Application number: TW107126667A
Authority: TW
Inventors: 園田康幸
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2018-03-09
Filing date: 2018-08-01
Publication date: 2019-10-01
Also published as: CN110246963B; TWI680597B; US10600955B2; US20190280187A1; JP2019160920A; CN110246963A

Abstract

根據本發明之一實施形態，半導體記憶裝置具備：基板；積層體，其包含設置於前述基板之上方之電阻變化元件、及設置於前述電阻變化元件之上方之金屬層；第1絕緣層，其設置於前述積層體之側面；第2絕緣層，其設置於前述第1絕緣層上；及電極，其係在前述第2絕緣層內於積層方向延伸，設置於前述金屬層上及前述第1絕緣層上，且積層方向之下表面具有較前述積層體之積層方向之上表面之徑更大徑者，且前述電極之最下部與前述金屬層之最上部在積層方向上位於相同位置。

Description

半導體記憶裝置及其製造方法

實施形態係關於一種半導體記憶裝置及其製造方法。

磁性隨機存取記憶體(MRAM)係將具有磁阻效應之記憶元件用作記憶資訊之記憶體單元之記憶體裝置。MRAM作為以高速動作、大電容、及非揮發性為特徵之次世代記憶體裝置備受矚目。

實施形態提供一種可抑制記憶體單元特性之劣化之半導體記憶裝置及其製造方法。

實施形態之半導體記憶裝置具備：基板；積層體，其包含設置於前述基板之上方之電阻變化元件、及設置於前述電阻變化元件之上方之金屬層；第1絕緣層，其設置於前述積層體之側面；第2絕緣層，其設置於前述第1絕緣層上；及電極，其係在前述第2絕緣層內於積層方向延伸，設置於前述金屬層上及前述第1絕緣層上，且積層方向之下表面具有較前述積層體之積層方向之上表面之徑更大徑者，且前述電極之最下部與前述金屬層之最上部在積層方向上位於相同位置。

以下參照圖式說明實施形態。在圖式中，對於同一部分賦予同一參考符號。

＜實施形態＞以下使用圖1至圖16針對實施形態之半導體記憶裝置進行說明。以下，以將磁阻效應元件(Magnetic Tunnel Junction，磁性穿隧接面(MTJ)元件)用作電阻變化元件而記憶資料之MRAM為例進行說明，但並不限定於此。本實施形態可應用於無關於揮發性記憶體、及非揮發性記憶體將電阻變化元件之電阻差變換為電流差或電壓差並感測的所有記憶體。與MRAM相同之電阻變化型記憶體亦可應用於如例如ReRAM、PCRAM等般具有利用電阻變化記憶資料之元件的半導體記憶裝置。

此外，在以下之說明中，只要無特別限定則「連接」不僅為直接連接，還包含經由任意之元件連接之情形。又，電晶體之第1端子表示源極或汲極之一者，電晶體之第2端子表示源極或汲極之另一者。又，電晶體之控制端子表示閘極。

[實施形態之構成例] 圖1係顯示實施形態之半導體記憶裝置之整體構成之方塊圖。

如圖1所示，半導體記憶裝置具備：控制器11、命令/位址電路12、資料電路13、記憶體單元陣列14、列解碼器15、讀取/寫入電路16、及行解碼器17。

控制器11自外部(主機裝置)接收時脈信號CLK、CLKb及外部控制信號。控制器11包含電壓產生電路等之要素，基於來自外部之控制信號控制命令/位址電路12及資料電路13。

命令/位址電路12自外部接收命令/位址信號CA，基於其等將信號供給至列解碼器15、讀取/寫入電路16、及行解碼器17。

資料電路13在外部與讀取/寫入電路16之間進行資料DQ之發送/接收。更具體而言，資料電路13將來自外部之寫入資料傳送至讀取/寫入電路16。又，資料電路13將來自讀取/寫入電路16之讀出資料傳送至外部。

列解碼器15相應於來自命令/位址電路12之列位址選擇字元線WL。

行解碼器17相應於來自命令/位址電路12之行位址選擇位元線BL及源極線SL。

讀取/寫入電路16包含感測放大器等，控制朝記憶體單元陣列14之寫入及自記憶體單元陣列14之讀出。

圖2係顯示實施形態之半導體記憶裝置之記憶體單元陣列14之圖。

如圖2所示，在記憶體單元陣列14設置有位元線BL(BL0-BL7)、源極線SL(SL0-SL7)、及字元線WL(WL0-WL3)。位元線BL及源極線SL在第1方向延伸，在與第1方向正交之第2方向交替地設置。字元線WL在第2方向延伸。記憶體單元陣列14具有複數個記憶體單元MC(MC00-MC07、MC10-MC17、MC20-MC27、MC30-MC37)。各記憶體單元MC設置於位元線BL及源極線SL與字元線WL之交叉位置。因而，複數個記憶體單元MC在第1方向及第2方向呈行列狀排列。

更具體而言，記憶體單元MC00-MC07設置於位元線BL0-BL7及源極線SL0-SL7與字元線WL0之交叉位置。又，記憶體單元MC10-MC17設置於位元線BL0-BL7及源極線SL0-SL7與字元線WL1之交叉位置。記憶體單元MC20-MC27設置於位元線BL0-BL7及源極線SL0-SL7與字元線WL2之交叉位置。記憶體單元MC30-MC37設置於位元線BL0-BL7及源極線SL0-SL7與字元線WL3之交叉位置。記憶體單元MC在交叉位置電性連接於位元線BL、源極線SL、及字元線WL。

此外，記憶體單元陣列14之位元線BL、源極線SL、及字元線WL之數目為一例，並非是限定性者。

記憶體單元MC例如包含電阻變化元件RC及選擇電晶體ST。電阻變化元件RC之第1端子電性連接於位元線BL，第2端子電性連接於選擇電晶體ST之第1端子。選擇電晶體ST之第2端子電性連接於源極線SL，選擇電晶體ST之控制端子電性連接於字元線WL。

電阻變化元件RC藉由施加電流(或電壓)而電阻變化。電阻變化元件RC例如包含MTJ元件、相變元件、及強介電體元件等。記憶體單元MC係藉由選擇電晶體ST由字元線WL導通而被選擇。此外，此處，針對MRAM、亦即電阻變化元件RC為MTJ元件之情形進行說明。

圖3係顯示實施形態之半導體記憶裝置之記憶體單元MC之剖視圖。

以下，在本說明書中，為了方便說明，將積層方向(圖3之上下方向)中之自半導體基板21朝向電阻變化元件RC之方向設為「上」，將自電阻變化元件RC朝向半導體基板21之方向設為「下」，但該記述係為了方便描述者，與重力之方向無關。

如圖3所示，半導體記憶裝置之記憶體單元MC包含選擇電晶體ST、下部電極32、電阻變化元件RC、及上部電極43等。

選擇電晶體ST設置於半導體基板(矽基板)21之表面。選擇電晶體ST係例如MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)。選擇電晶體ST在半導體基板21之表面部具有埋入閘極構造。

更具體而言，選擇電晶體ST包含閘極絕緣層22、閘極電極23、及2個擴散層25(汲極側擴散層及源極側擴散層)。

閘極絕緣層22設置於在半導體基板21之表面設置之凹部之下部側之內面上。閘極電極23設置為將凹部之下部側埋入閘極絕緣層22之內面上。該閘極電極23與字元線WL對應。在該等閘極絕緣層22上及閘極電極23上以將凹部之上部側掩埋之方式設置絕緣層24。絕緣層24例如係包含矽氮化物(SiN)之矽氮化物層。絕緣層24之上表面與半導體基板21之上表面為相同程度之高度。2個擴散層25在半導體基板21之表面設置為夾著閘極絕緣層22、閘極電極23、及絕緣層24。

此外，選擇電晶體ST之構成並不限定於具有埋入閘極構造。例如，可為在半導體基板21之表面上經由閘極絕緣膜形成閘極電極之構造。選擇電晶體ST之構成只要為作為開關元件而發揮功能者即可。

在半導體基板21(絕緣層24及擴散層25)上設置有絕緣層31。絕緣層31例如係包含矽氮化物之矽氮化物層或包含氧化矽(SiO₂ )之矽氧化物層。

下部電極32設置於絕緣層31之接觸孔內。下部電極32在絕緣層31內在積層方向(圖3之上下方向)延伸。下部電極32之下表面連接於擴散層25(汲極)。下部電極32係包含金屬之金屬層，包含例如W、Ta、Ru、Ti、TaN、及TiN等之至少一者。下部電極32設置為例如圓柱狀。

在下部電極32上之一部分設置緩衝層33。緩衝層33係金屬層，包含例如Al、Be、Mg、Ca、Hf、Sr、Ba、Sc、Y、La、及Zr等之至少一者。又，緩衝層33可包含HfB、MgAlB、HfAlB、ScAlB、ScHfB、及HfMgB等之化合物之至少一者。

電阻變化元件RC設置於緩衝層33上。電阻變化元件RC自緩衝層33上依次包含記憶層34、穿隧障壁層35、及參考層36。記憶層34係強磁性之磁化自由層，包含例如CoFeB、FeB、或MgFeO等。穿隧障壁層35係非磁性層，包含例如MgO或AlO。又，穿隧障壁層35亦可包含Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、或Hf等之元素之氮化物。參考層36係強磁性之磁化固定層，包含例如CoFeB、FeB、或MgFeO等。亦即，電阻變化元件RC具有以2個強磁性層(記憶層34及參考層36)夾著非磁性層(穿隧障壁層35)之構成。

在電阻變化元件RC上設置有移位消除單元層37。移位消除單元層37包含例如Co、及選自Pt、Ni、及Pd之至少1個元素。在移位消除單元層37上設置覆蓋層38。覆蓋層38係金屬層，包含例如Ta、Ru、Pt、及W等之至少一者。此外，亦可在覆蓋層38上設置包含與覆蓋層38相同材料之後述之硬遮罩39。

由緩衝層33、電阻變化元件RC、移位消除單元層37、及覆蓋層38之積層體構成MTJ元件部。MTJ元件部設置為圓柱狀。在該MTJ元件部(積層體)之側壁(側面)設置絕緣層40。絕緣層40係由包含MTJ元件部及下部電極32之構成材料之被蝕刻材料形成之再附著層。

此外，緩衝層33係用於促進形成於其上之層之結晶化者。在即便無緩衝層33仍獲得充分良好之結晶之情形下，亦可省略緩衝層33。

以覆蓋MTJ元件部及絕緣層40之周圍之方式設置保護絕緣層41。保護絕緣層41自MTJ元件部及絕緣層40之側面沿絕緣層31之上表面以一定之膜厚設置。保護絕緣層41例如為矽氮化物層。

以覆蓋保護絕緣層41之方式設置絕緣層42。絕緣層42係例如矽氮化物層或矽氧化物層。

上部電極43設置於絕緣層42及保護絕緣層41之接觸孔內。上部電極43在絕緣層42及保護絕緣層41內在積層方向延伸。上部電極43之下表面連接於覆蓋層38及絕緣層41之上表面。上部電極43係包含金屬之金屬層，包含例如W、Ta、Ru、Ti、TaN、及TiN等之至少一者。上部電極43設置為例如圓柱狀。

此處，上部電極43之直徑D1大於MTJ元件部之直徑D2。因而，在上部電極43之下表面之一部分連接有MTJ元件部(覆蓋層38)。例如，上部電極43之下表面中央部連接於覆蓋層38，下表面端部(下表面中央部之周圍)連接於保護絕緣層41。

又，上部電極43之下表面為平坦。因而，上部電極43之最下部(下表面)與覆蓋層38之最上部(上表面)在積層方向位於相同位置。又，保護絕緣層41與上部電極43之接觸面之最下部和覆蓋層38與上部電極43之接觸面之最上部在積層方向位於相同位置。

此外，有上部電極43為自上側朝向下側直徑變小之錐形形狀，MTJ元件部為自下側朝向上側直徑變小之錐形形狀的情形。此時，所謂上部電極43之直徑D1係表示上部電極43之最小直徑(下表面之直徑)，所謂MTJ元件部之直徑D2係表示MTJ元件部之最小直徑(覆蓋層38之上表面之直徑)。

在本例中，上部電極43之直徑D1小於保護絕緣層41之外周，但並不限定於此，上部電極43之直徑D1可大於保護絕緣層41之外周。

在上部電極43及絕緣層42上設置有金屬層44。金屬層44與位元線BL對應，連接於上部電極43之上表面。

又，在絕緣層31、42之接觸孔內設置有接觸插塞45。接觸插塞45在絕緣層31、42內在積層方向延伸。接觸插塞45之下表面連接於擴散層25(源極)。接觸插塞之上表面連接於未圖示之金屬層(源極線SL)。

圖4係顯示實施形態之半導體記憶裝置之記憶體單元MC之變化例的剖視圖。

如圖4所示，在變化例中，上部電極43包含第1部分43a及第2部分43b。第2部分43b連接於第1部分43a之下表面中央部，且朝下方突出。第2部分43b之下表面連接於MTJ元件部(覆蓋層38)，第2部分43b以與MTJ元件部對應之方式設置為圓柱狀。第1部分43a之下表面端部連接於保護絕緣層41。

亦即，上部電極43之下表面係中央部朝下方突出之形狀。因而，上部電極43之最下部(第2部分43b之下表面)與覆蓋層38之最上部(上表面)在積層方向位於相同位置。又，保護絕緣層41與上部電極43之接觸面之最下部(第1部分43a之下表面)較覆蓋層38與上部電極43之接觸面(第2部分43b之下表面)之最上部在積層方向更靠上。

此處，所謂變化例之上部電極43之直徑D1係表示第1部分43a之最小之直徑(第1部分43a之下表面之直徑)。此外，第2部分43b之直徑與MTJ元件部之直徑相同。

圖5A係顯示實施形態之半導體記憶裝置之電阻變化元件RC之剖視圖。

如上述般，電阻變化元件RC包含由作為強磁性層之記憶層34、作為強磁性層之參考層36、及形成於其等之間之作為非磁性層之穿隧障壁層35構成的積層構造。

如圖5A所示，記憶層34係磁化方向可變之強磁性層，具有相對於膜面(上表面/下表面)成為垂直或大致垂直之垂直磁性各向異性。此處，所謂磁化方向可變係表示磁化方向相對於特定之寫入電流變化。又，所謂大致垂直係意味著殘留磁化之方向相對於膜面在45ﾟ＜θ≦90ﾟ之範圍內。

參考層36係磁化方向不變之強磁性層，具有相對於膜面成為垂直或大致垂直之垂直磁性各向異性。此處，所謂磁化方向不變係表示磁化方向相對於特定之寫入電流不變化。亦即，參考層36之磁化方向之反轉能量障壁大於記憶層34。

圖5B係用於說明實施形態之半導體記憶裝置之電阻變化元件RC之寫入的圖，且係顯示平行狀態(P狀態)之電阻變化元件RC之剖視圖之圖。圖5C係用於說明實施形態之半導體記憶裝置之電阻變化元件RC之寫入的圖，且係顯示反平行狀態(AP狀態)之電阻變化元件RC之剖視圖之圖。

在本例中，電阻變化元件RC係例如自旋注入型之電阻變化元件。因而，當對電阻變化元件RC寫入資料時，或當自電阻變化元件RC讀出資料時，電阻變化元件RC在垂直於膜面之方向，電流雙方向地流動。

更具體而言，資料朝電阻變化元件RC之寫入係如下述般進行。

如圖5B所示，當電流自記憶層34朝參考層36流動時，亦即當自參考層36朝向記憶層34供給電子時，朝與參考層36之磁化方向相同之方向自旋極化之電子被注入於記憶層34。此時，記憶層34之磁化方向與和參考層36之磁化方向相同之方向一致。藉此，參考層36之磁化方向與記憶層34之磁化方向平行排列。當為此平行狀態時，電阻變化元件RC之電阻值變為最低。將此情形規定為例如「0」資料。

另一方面，如圖5C所示，當電流自參考層36朝記憶層34流動時，亦即當自記憶層34朝向參考層36供給電子時，藉由被參考層36反射而在與參考層36之磁化方向相反之方向被自旋極化之電子被注入於記憶層34。此時，記憶層34之磁化方向與和參考層36之磁化方向相反之方向一致。藉此，參考層36之磁化方向與記憶層34磁化方向反平行排列。當為此反平行狀態時，電阻變化元件RC之電阻值變為最高。將此情形規定為例如「1」資料。

又，來自電阻變化元件RC之資料之讀出係如下述般進行。

對電阻變化元件RC供給讀出電流。該讀出電流被設定為記憶層34之磁化方向不反轉之值(小於寫入電流之值)。藉由檢測此時之電阻變化元件RC之電阻值之變化，而可讀出上述「0」資料及「1」資料。

[實施形態之製造方法] 圖6至圖13係顯示實施形態之半導體記憶裝置之記憶體單元MC之製造步驟的剖視圖。

首先，如圖6所示，在半導體基板21之表面部形成具有埋入閘極構造之選擇電晶體ST。選擇電晶體ST係如下述般形成。

例如，當在半導體基板21形成凹部後，在該凹部之側面及底部形成有閘極絕緣層22。閘極絕緣層22係例如由熱氧化形成之矽氧化物層。其次，以將凹部之下部側埋入之方式形成有包含多晶矽之閘極電極23。之後，以將凹部之上部側埋入之方式形成有作為矽氮化物層之絕緣層24，且使表面平坦化。進而，藉由在半導體基板21之表面部離子注入雜質，而形成有擴散層25。如此，形成有選擇電晶體ST。

其次，在半導體基板21上利用例如CVD(Chemical Vapor Deposition，化學汽相沈積)法形成有絕緣層31。絕緣層31例如係矽氮化物層或矽氧化物層。在該絕緣層31形成有在積層方向延伸之未圖示之接觸孔。接觸孔貫通絕緣層31並到達半導體基板21(擴散層25)。藉此，半導體基板21(擴散層25)露出於接觸孔之底部。

其次，在接觸孔內利用例如CVD法形成下部電極32。藉此，接觸孔內被埋入。下部電極32之下表面連接於擴散層25。下部電極32係包含金屬之金屬層，包含例如W、Ta、Ru、Ti、TaN、及TiN等之至少一者。

其次，如圖7所示，在下部電極32及絕緣層31上利用例如濺射法形成有緩衝層33。緩衝層33包含例如Al、Be、Mg、Ca、Hf、Sr、Ba、Sc、Y、La、及Zr等之至少一者。又，緩衝層33可包含HfB、MgAlB、HfAlB、ScAlB、ScHfB、及HfMgB等之化合物之至少一者。

其次，在緩衝層33上利用例如濺射法依次形成有記憶層34、穿隧障壁層35、及參考層36。記憶層34及參考層36包含例如CoFeB、FeB、或MgFeO等。穿隧障壁層35包含例如MgO或AlO。又，穿隧障壁層35可包含Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、或Hf等之元素之氮化物。

其次，在參考層36上利用例如濺射法形成有移位消除單元層37。移位消除單元層37包含例如Co、及選自Pt、Ni、及Pd之至少1個元素。在該移位消除單元層37上利用例如濺射法形成有覆蓋層38。覆蓋層38包含例如Ta、Ru、Pt、及W等之至少一者。藉此，形成用於MTJ元件部之積層體。

其次，如圖8所示，在覆蓋層38上形成硬遮罩39。硬遮罩39以與MTJ元件部圖案對應之方式被圖案化。亦即，硬遮罩39形成為與下部電極32之上方對應。硬遮罩39包含與覆蓋層38相同之材料，例如Ta、Ru、Pt、及W等之至少一者。

其次，如圖9所示，利用例如使用硬遮罩39之IBE法，自覆蓋層38蝕刻(圖案化)至緩衝層33。該蝕刻到達下部電極32及絕緣層31。藉此，形成包含覆蓋層38、移位消除單元層37、參考層36、穿隧障壁層35、記憶層34、及緩衝層33之積層體之MTJ元件部。此處，硬遮罩39被完全去除，但亦可保留。

與MTJ元件部之蝕刻同時地，在MTJ元件部之側壁形成來自MTJ元件部之各層之成為再附著層之側壁層51。此時，為了完全形成MTJ元件部，而較緩衝層33更深地進行過蝕刻。亦即，下部電極32之一部分亦被蝕刻。因而，側壁層51係由包含MTJ元件部及下部電極32之構成材料之被蝕刻材料形成之再附著層。

其次，如圖10所示，將側壁層51予以氧化處理而成為絕緣層40。絕緣層40係氧化物。藉此，可防止因側壁層51所致之記憶層34與參考層36之電性短路。

其次，如圖11所示，以覆蓋MTJ元件部之方式形成保護絕緣層41。保護絕緣層41沿MTJ元件部之側面及上表面、以及絕緣層31之上表面形成。保護絕緣層41例如為矽氮化物層、鋁氮化物層、或鉿氮化物層等之氮化物層。

其次，如圖12所示，在保護絕緣層41上之全面，利用例如CVD法形成絕緣層42。絕緣層42例如為矽氮化物層或矽氧化物層。在該絕緣層42利用例如使用未圖示之遮罩之RIE(Reactive Ion Etching，反應性離子蝕刻)法，形成到達保護絕緣層41之接觸孔CH。接觸孔CH貫通絕緣層42並到達保護絕緣層41。此時，RIE在絕緣層42與保護絕緣層41具有選擇性。亦即，由於保護絕緣層41之蝕刻速率相對於絕緣層42之蝕刻速率為小，故在保護絕緣層41之上表面蝕刻停止。藉此，絕緣層41露出於接觸孔CH之底部。

其次，如圖13所示，利用IBE(Ion Beam Etching，離子束蝕刻)法蝕刻接觸孔CH之底部之露出之絕緣層41。藉此，去除接觸孔CH之底部之絕緣層41，而覆蓋層38露出於接觸孔CH之底部。可將Ar、Xe、Kr、或Ne等用作IBE法所使用之惰性氣體。IBE法之離子束角度為例如0度，但並不先行於此，可設為入射至接觸孔CH之底部之角度以下。離子束角度係以垂直於基板(半導體基板21)之表面之方向(積層方向)為基準(0度)時之角度。

此處，接觸孔CH之直徑大於MTJ元件部之直徑。因而，可以覆蓋層38露出於接觸孔CH之底部中央部，保護絕緣層41露出於底部端部(底部中央部之周圍)之方式控制IBE法之蝕刻。

圖14係顯示IBE法之離子束角度與蝕刻速率之關係之圖。此處，實線A表示矽氮化物等之絕緣體，實線B表示W、Ta、Ru、Ti、TaN、及TiN等之金屬。亦即，實線A表示保護絕緣層41，實線B表示覆蓋層38。

如圖14所示，在IBE法中，藉由調整離子束角度而可控制被蝕刻材料之蝕刻速率。當離子束角度為小時(＜θ)，覆蓋層38之蝕刻速率大於保護絕緣層41之蝕刻速率。若離子束角度變大成為θ，則保護絕緣層41之蝕刻速率與覆蓋層38之蝕刻速率變為相同。再者，當離子束角度變大(＞θ)，則覆蓋層38之蝕刻速率小於保護絕緣層41之蝕刻速率。

此處，藉由以離子束角度成為θ之方式控制IBE法之蝕刻，而接觸孔CH之底部形成為平坦。亦即，接觸孔CH之底部之保護絕緣層41之上表面與覆蓋層38之上表面在積層方向位於相同位置。之後，為了去除再附著層等而可進行濕式蝕刻。

其次，如圖3所示，將金屬層埋入接觸孔CH，而形成上部電極43。藉此，形成直徑大於MTJ元件部且下表面平坦之上部電極43。

之後，在絕緣層42、31形成到達擴散層25(源極)之接觸孔。將金屬層埋入該接觸孔，而形成接觸插塞45。

再者，在上部電極43上形成有成為位元線BL之金屬層44。又，在接觸插塞44上形成有源極線SL。

如此，形成實施形態之半導體裝置。

此外，在上述圖13之步驟中，可利用IBE法對覆蓋層38及保護絕緣層41予以過蝕刻。

此時，IBE法係將離子束角度調整為未達θ而進行。藉由將離子束角度設為未達θ，而可在IBE法中使覆蓋層38之蝕刻速率大於保護絕緣層41之蝕刻速率。

藉此，在接觸孔CH之底部，覆蓋層38較保護絕緣層41被進一步蝕刻。因而，接觸孔CH之底部之保護絕緣層41之上表面較覆蓋層38之上表面在積層方向更靠上。

之後，藉由將金屬層埋入接觸孔CH，而形成圖4所示之變化例之包含第1部分43a及第2部分43b之上部電極43。

在上述變化例中，以覆蓋層38之蝕刻速率大於保護絕緣層41之蝕刻速率之方式將離子束角度設定為未達θ。藉此，即便利用IBE法進行過蝕刻，接觸孔CH之底部之保護絕緣層41之上表面仍較覆蓋層38之上表面在積層方向更靠上。

如上述般，IBE法之離子束角度必須為θ以下，進而為入射至接觸孔CH之底部之角度以下。在本實施形態中，IBE法之離子束角度為例如0度。

[實施形態之效果] 圖15係顯示實施形態之半導體記憶裝置之記憶體單元MC之製造步驟之第1比較例的剖視圖。

如圖15所示，在第1比較例中，當去除接觸孔CH之底部之保護絕緣層41時進行RIE法。藉此，覆蓋層38露出於接觸孔CH之底部。然而，在RIE法中，保護絕緣層41之蝕刻速率大於覆蓋層38之蝕刻速率。因而，在覆蓋層38露出後之過蝕刻中，僅選擇性地蝕刻保護絕緣層41。因而，MTJ元件部(尤其是移位消除單元層37)之側面露出。其結果為，若之後為了去除殘留氣體等進行濕式蝕刻，則對MTJ元件部賦予損傷，而記憶體單元特性(MTJ磁性特性)劣化。

圖16係顯示實施形態之半導體記憶裝置之記憶體單元MC之製造步驟之第2比較例的剖視圖。

如圖16所示，在第2比較例中，與第1比較例相同地，當去除接觸孔CH之底部之保護絕緣層41時進行RIE法。此處，在第2比較例中，接觸孔CH之直徑設定為小於MTJ元件部之直徑。藉此，僅覆蓋層38露出於接觸孔CH之底部。因而，可防止如第1比較例之保護絕緣層41被過蝕刻之情形。然而，若接觸孔CH之直徑變小，則難以利用RIE法完全去除接觸孔CH之底部之保護絕緣層41。其結果為，無法將覆蓋層38露出於接觸孔CH之底部，而難以實現上部電極43與覆蓋層38之連接。因而，上部電極43與覆蓋層38之電性接觸消失(產生開路不良)之可能性變高。

相對於此，根據上述實施形態，接觸孔CH之直徑形成為大於MTJ元件部之直徑，且當去除接觸孔CH之底部之保護絕緣層41時進行IBE法。藉由增大接觸孔CH之直徑，而可完全去除底部之保護絕緣層41。藉此，可容易地使覆蓋層38露出於接觸孔CH之底部。因而，可防止第2比較例之問題。

又，在上述實施形態之IBE法中，設定為覆蓋層38之蝕刻速率與保護絕緣層41之蝕刻速率相同或大於其。因而，在覆蓋層38露出後之過蝕刻中，覆蓋層38與保護絕緣層41相同地被蝕刻。或，覆蓋層38較保護絕緣層41被進一步蝕刻。藉此，可抑制MTJ元件部(尤其是移位消除單元層37)之側面之露出。因而，可防止第1比較例之問題，而可抑制MTJ磁性特性之劣化。

此外，在上述實施形態中針對圖3及圖4所示之記憶體單元MC進行了說明，但在以下之變化例中仍可應用。

圖17係顯示圖3所示之記憶體單元MC之變化例之剖視圖，圖18係顯示圖4所示之記憶體單元MC之變化例之剖視圖。

在圖3及圖4中，在MTJ元件部中，自下部側依次設置有記憶層34、穿隧障壁層35、及參考層36。相對於此，如圖17及圖18所示，可將記憶層34與參考層36相反地置換。又，此時，亦可置換移位消除單元層37。亦即，在MTJ元件部中，自下部側依次設置移位消除單元層37、參考層36、穿隧障壁層35、及記憶層34。

雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定本發明之範圍。該等新穎之實施形態可以其他各種形態實施，在不脫離發明之要旨之範圍內可執行各種省略、置換、變更。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，在不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請案] 本發明申請案享有以日本專利申請案2018-43150號(申請日：2018年3月9日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

11‧‧‧控制器

12‧‧‧命令/位址電路

13‧‧‧資料電路

14‧‧‧記憶體單元陣列

15‧‧‧列解碼器

16‧‧‧讀取/寫入電路

17‧‧‧行解碼器

21‧‧‧半導體基板/矽基板

22‧‧‧閘極絕緣層

23‧‧‧閘極電極

24‧‧‧絕緣層

25‧‧‧擴散層

31‧‧‧絕緣層

32‧‧‧下部電極

33‧‧‧緩衝層

34‧‧‧記憶層

35‧‧‧穿隧障壁層

36‧‧‧參考層

37‧‧‧移位消除單元層

38‧‧‧覆蓋層

39‧‧‧硬遮罩

40‧‧‧絕緣層

41‧‧‧保護絕緣層/絕緣層

42‧‧‧絕緣層

43‧‧‧上部電極

43a‧‧‧第1部分

43b‧‧‧第2部分

44‧‧‧金屬層

45‧‧‧接觸插塞

51‧‧‧側壁層

A‧‧‧實線

B‧‧‧實線

BL‧‧‧位元線

BL0‧‧‧位元線

BL1‧‧‧位元線

BL2‧‧‧位元線

BL3‧‧‧位元線

BL4‧‧‧位元線

BL5‧‧‧位元線

BL6‧‧‧位元線

BL7‧‧‧位元線

CA‧‧‧命令/位址信號

CH‧‧‧接觸孔

CLK‧‧‧時脈信號

CLKb‧‧‧時脈信號

D1‧‧‧直徑

D2‧‧‧直徑

DQ‧‧‧資料

MC00‧‧‧記憶體單元

MC01‧‧‧記憶體單元

MC02‧‧‧記憶體單元

MC03‧‧‧記憶體單元

MC04‧‧‧記憶體單元

MC05‧‧‧記憶體單元

MC06‧‧‧記憶體單元

MC07‧‧‧記憶體單元

MC10‧‧‧記憶體單元

MC11‧‧‧記憶體單元

MC12‧‧‧記憶體單元

MC13‧‧‧記憶體單元

MC14‧‧‧記憶體單元

MC15‧‧‧記憶體單元

MC16‧‧‧記憶體單元

MC17‧‧‧記憶體單元

MC20‧‧‧記憶體單元

MC21‧‧‧記憶體單元

MC22‧‧‧記憶體單元

MC23‧‧‧記憶體單元

MC24‧‧‧記憶體單元

MC25‧‧‧記憶體單元

MC26‧‧‧記憶體單元

MC27‧‧‧記憶體單元

MC30‧‧‧記憶體單元

MC31‧‧‧記憶體單元

MC32‧‧‧記憶體單元

MC33‧‧‧記憶體單元

MC34‧‧‧記憶體單元

MC35‧‧‧記憶體單元

MC36‧‧‧記憶體單元

MC37‧‧‧記憶體單元

RC‧‧‧電阻變化元件

SL0‧‧‧源極線

SL1‧‧‧源極線

SL2‧‧‧源極線

SL3‧‧‧源極線

SL4‧‧‧源極線

SL5‧‧‧源極線

SL6‧‧‧源極線

SL7‧‧‧源極線

ST‧‧‧選擇電晶體

WL‧‧‧字元線

WL0‧‧‧字元線

WL1‧‧‧字元線

WL2‧‧‧字元線

WL3‧‧‧字元線

θ‧‧‧角度

圖1係顯示實施形態之半導體記憶裝置之整體構成之方塊圖。圖2係顯示實施形態之半導體記憶裝置之記憶體單元陣列之圖。圖3係顯示實施形態之半導體記憶裝置之記憶體單元之剖視圖。圖4係顯示實施形態之半導體記憶裝置之記憶體單元之變化例的剖視圖。圖5A係顯示實施形態之半導體記憶裝置之電阻變化元件之剖視圖。圖5B係用於說明實施形態之半導體記憶裝置之電阻變化元件之寫入的圖，且係顯示平行狀態(P狀態)之電阻變化元件之剖視圖。圖5C係用於說明實施形態之半導體記憶裝置之電阻變化元件之寫入的圖，且係顯示反平行狀態(AP狀態)之電阻變化元件之剖視圖之圖。圖6係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖7係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖8係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖9係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖10係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖11係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖12係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖13係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟的剖視圖。圖14係顯示IBE法之離子束角度與蝕刻速率之關係之圖。圖15係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟之第1比較例的剖視圖。圖16係顯示實施形態之半導體記憶裝置之記憶體單元之製造步驟之第2比較例的剖視圖。圖17係顯示圖3所示之記憶體單元之變化例之剖視圖。圖18係顯示圖4所示之記憶體單元之變化例之剖視圖。

Claims

一種半導體記憶裝置，其具備：基板；積層體，其包含設置於前述基板之上方之電阻變化元件、及設置於前述電阻變化元件之上方之金屬層；第1絕緣層，其設置於前述積層體之側面；第2絕緣層，其設置於前述第1絕緣層上；及電極，其係在前述第2絕緣層內於積層方向延伸，設置於前述金屬層上及前述第1絕緣層上，且積層方向之下表面具有較前述積層體之積層方向之上表面之徑更大徑者，且前述電極之最下部與前述金屬層之最上部在積層方向上位於相同位置。
如請求項1之半導體記憶裝置，其中前述第1絕緣層與前述電極之接觸面之最下部和前述金屬層與前述電極之接觸面之最上部在積層方向上位於相同位置。
如請求項1之半導體記憶裝置，其中前述第1絕緣層與前述電極之接觸面之最下部較前述金屬層與前述電極之接觸面之最上部在積層方向上更靠上。
如請求項1之半導體記憶裝置，其中前述金屬層包含W、Ta、Ru、Ti、TaN、及TiN之至少一者。
如請求項1之半導體記憶裝置，其中前述第1絕緣層包含SiN。
一種半導體記憶裝置之製造方法，其包含：在基板之上方形成包含電阻變化元件及前述電阻變化元件之上方之金屬層之積層體；在前述積層體之側面及上表面形成第1絕緣層；在前述第1絕緣層上形成第2絕緣層；形成貫通前述積層體之上方之前述第2絕緣層而到達前述第1絕緣層之孔；藉由離子束之蝕刻去除前述孔之底部之前述第1絕緣層而使前述金屬層露出；及在前述孔內形成電極。
如請求項6之半導體記憶裝置之製造方法，其中在前述蝕刻中使用之離子束角度相對於積層方向為第1角度以下；且當前述離子束角度為前述第1角度以下時，前述金屬層之蝕刻速率為前述第1絕緣層之蝕刻速率以上。
如請求項6之半導體記憶裝置之製造方法，其中前述第1絕緣層及前述金屬層之蝕刻速率各自隨著前述離子束相對於積層方向之角度變大而增加；且前述第1絕緣層之蝕刻速率之前述增加之比例大於前述金屬之蝕刻速率之前述增加之比例。
如請求項6之半導體記憶裝置之製造方法，其中前述孔之直徑大於前述積層體之直徑。
如請求項6之半導體記憶裝置之製造方法，其中前述金屬層包含W、Ta、Ru、Ti、TaN、及TiN之至少一者。
如請求項6之半導體記憶裝置之製造方法，其中前述第1絕緣層包含SiN。