JP2020047732A - 磁気記憶装置 - Google Patents
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Abstract
【課題】優れた磁気記憶装置を提供する。【解決手段】実施形態によれば、磁気記憶装置は、下部構造と、前記下部構造上に設けられた積層構造とを含む。前記積層構造は、磁化方向が可変である磁性層を含む記憶層と、磁化方向が固定されている磁性層を含む参照層と、前記記憶層と前記参照層との間に設けられた非磁性層とを含む。前記積層構造の側壁には、前記積層構造に沿って設けられた第1の側壁絶縁層と、前記第1の側壁絶縁層に積層された第1のスペーサ層と、前記第1のスペーサ層に積層された第2の側壁絶縁層と、前記第2の側壁絶縁層に積層された第2のスペーサ層と、前記第2のスペーサ層に積層された第3の側壁絶縁層とが設けられている。【選択図】図3
Description
本発明の実施形態は、磁気記憶装置に関する。
Magnetoresistive Random Access Memory(MRAM)は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。MRAMは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
優れた磁気記憶装置を提供する。
実施形態による磁気記憶装置は、下部構造と、前記下部構造上に設けられた積層構造とを含む。前記積層構造は、磁化方向が可変である磁性層を含む記憶層と、磁化方向が固定されている磁性層を含む参照層と、前記記憶層と前記参照層との間に設けられた非磁性層とを含む。前記積層構造の側壁には、前記積層構造に沿って設けられた第1の側壁絶縁層と、前記第1の側壁絶縁層に積層された第1のスペーサ層と、前記第1のスペーサ層に積層された第2の側壁絶縁層と、前記第2の側壁絶縁層に積層された第2のスペーサ層と、前記第2のスペーサ層に積層された第3の側壁絶縁層とが設けられている。
図面を参照して一実施形態について説明する。図面において、同一部分には同一の参照符号を付す。なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第1端子はソース又はドレインの一方を示し、トランジスタの第2端子はソース又はドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
実施形態に係る磁気記憶装置は、例えば磁気抵抗効果(Magnetic Tunnel Junction(MTJ))素子を記憶素子として用いた磁気記憶装置(Magnetoresistive Random Access Memory(MRAM))である。以下、この例に基づいて説明する。
[構成例]
図1は、実施形態に係る磁気記憶装置の全体構成を示すブロック図である。
図1は、実施形態に係る磁気記憶装置の全体構成を示すブロック図である。
図1に示すように、磁気記憶装置は、コントローラ11、コマンド/アドレス回路12、データ回路13、メモリセルアレイ14、ロウデコーダ15、リード/ライト回路16、及びカラムデコーダ17を含む。
コントローラ11は、ホストデバイス等の磁気記憶装置の外部からクロック信号CLK,CLKb及び外部制御信号を受け取る。コントローラ11は、電圧生成回路等の要素を含んでおり、外部からの制御信号に基づいてコマンド/アドレス回路12及びデータ回路13を制御する。
コマンド/アドレス回路12は、外部からコマンド/アドレス信号CAを受け取る。コマンド/アドレス回路12は、これらに基づく信号をロウデコーダ15、リード/ライト回路16、及びカラムデコーダ17に供給する。
データ回路13は、外部とリード/ライト回路16との間でデータDQの送受信を行う。より具体的には、データ回路13は、外部からの書き込みデータをリード/ライト回路16に転送する。また、データ回路13は、リード/ライト回路16からの読み出しデータを外部に転送する。
ロウデコーダ15は、コマンド/アドレス回路12からロウアドレスを受け取り、受け取ったロウアドレスに応じてワード線WLを選択する。カラムデコーダ17は、コマンド/アドレス回路12からカラムアドレスを受け取り、受け取ったカラムアドレスに応じてビット線BL及びソース線SLを選択する。リード/ライト回路16は、センスアンプ等を含み、メモリセルアレイ14への書き込み及びメモリセルアレイ14からの読み出しを制御する。
図2は、本実施形態に係る磁気記憶装置のメモリセルアレイ14を示す図である。図2に示すように、メモリセルアレイ14には、ビット線BL(BL0−BL7)、ソース線SL(SL0−SL7)、及びワード線WL(WL0−WL3)が設けられている。ビット線BL及びソース線SLは、第1方向に延在している。第1方向に直交する方向を第2方向としたときに、ビット線BL及びソース線SLは、第2方向において交互に設けられている。ワード線WLは、第2方向に延在している。メモリセルアレイ14は、複数のメモリセルMC(MC00−MC07,MC10−MC17,MC20−MC27,MC30−MC37)を有する。各メモリセルMCは、ビット線BL及びソース線SLと、ワード線WLとの交差位置に設けられている。すなわち、複数のメモリセルMCは、第1方向及び第2方向において行列状に配列される。
より具体的には、メモリセルMC00−MC07は、ビット線BL0−BL7及びソース線SL0−SL7と、ワード線WL0と交差位置に設けられている。メモリセルMC10−MC17は、ビット線BL0−BL7及びソース線SL0−SL7と、ワード線WL1との交差位置に設けられている。メモリセルMC20−MC27は、ビット線BL0−BL7及びソース線SL0−SL7と、ワード線WL2との交差位置に設けられている。メモリセルMC30−MC37は、ビット線BL0−BL7及びソース線SL0−SL7と、ワード線WL3との交差位置に設けられている。このように、メモリセルMCは、交差位置において、ビット線BL、ソース線SL、及びワード線WLに電気的に接続されている。
なお、メモリセルアレイ14のビット線BL、ソース線SL、及びワード線WLの数は一例であって、限定されるものではない。
メモリセルMCは、例えば、抵抗変化素子RC及び選択トランジスタSTを含む。抵抗変化素子RCの第1端子は、対応するビット線BLに電気的に接続されている。抵抗変化素子RCの第2端子は、選択トランジスタSTの第1端子に電気的に接続されている。選択トランジスタSTの第2端子は、対応するソース線SLに電気的に接続されている。選択トランジスタSTの制御端子は、ワード線WLに電気的に接続されている。メモリセルMCは、選択トランジスタSTがワード線WLによってオンされることにより選択される。抵抗変化素子RCは、電流又は電圧が加えられることにより、抵抗が変化する。抵抗変化素子RCは、例えば、MTJ素子を含む。以下、抵抗変化素子RCがMTJ素子である例について説明する。
図3は、実施形態に係る抵抗変化素子RCの断面を示す図である。以下、本明細書においては、説明の便宜上、積層方向(図3の上下方向)のうち、下部電極52から上部電極64に向かう方向を「上」とし、反対方向を「下」とするが、この表記は便宜的なのであり、重力の方向とは無関係である。
下部電極52は、下部絶縁層51のコンタクトホール内に設けられている。下部電極52は、下部絶縁層51内を積層方向(図3の上下方向)に延びる。下部電極52の下端は、選択トランジスタSTのドレイン電極に接続されている。下部電極52は、酸化されにくい酸化困難金属を含む。下部電極52は、例えばTaを含む。下部電極52は、例えばW、Ta、Ru、Ti、TaN、及びTiN等のうち少なくとも1つを含んでもよい。
下部電極52の上端の一部に、バッファ層53が設けられている。バッファ層53は、金属層であり、下部電極52よりも酸化されやすい酸化容易金属である。バッファ層53は、例えばAl、Be、Mg、Ca、Hf、Sr、Ba、Sc、Y、La、及びZr等の少なくとも1つを含み得る。また、バッファ層53は、HfB、MgAlB、HfAlB、ScAlB、ScHfB、及びHfMgB等の化合物の少なくとも1つを含んでもよい。
酸化困難金属及び酸化容易金属は、例えば標準電極電位により決められ得る。すなわち、バッファ層53に含まれる第1の金属の標準電極電位が、下部電極52に含まれる第2の金属の標準電極電位よりも低いとき、バッファ層53の第1の金属は酸化容易金属であり、下部電極52の第2の金属は酸化困難金属であると定義され得る。
バッファ層53の上には、下地層54が設けられている。下地層54上には、後述のようにMTJ素子60が設けられ、下地層54は、例えばMTJ素子60の結晶化を促進するために設けられる。下地層54は、バッファ層53内の金属化合物、例えば、HfB、MgAlB、HfAlB、ScAlB、ScHfB、及びHfMgB等の化合物の少なくとも1つを含み得る。下地層54が無くてもMTJ素子60の十分に良好な結晶が得られる場合には、下地層54は省略されてもよい。
上記のように、MTJ素子60は下地層54の上に設けられる。MTJ素子60は、下地層54側から順に配置された、記憶層55、トンネルバリア層56、及び参照層57を含む。記憶層55は、強磁性の磁化自由層であり、例えばCoFeB、FeB、又はMgFeO等を含む。トンネルバリア層56は、非磁性層であり、例えばMgO又はAlOを含む。また、トンネルバリア層56は、Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、又はHf等の元素の窒化物を含んでもよい。参照層57は、強磁性の磁化固定層であり、例えばCoFeB、FeB、又はMgFeO等を含む。すなわち、MTJ素子60は、非磁性層(トンネルバリア層56)を2つの強磁性層(記憶層55及び参照層57)で挟んだ構成を有する。
MTJ素子60の上には、シフトキャンセル層58が設けられている。シフトキャンセル層58は、例えばPt、Ni、及びPdのうちから選択された少なくとも1つの元素と、Coとを含む。
シフトキャンセル層58の上には、キャップ層59が設けられている。キャップ層59は、金属層であり、例えばTa、Ru、Pt、及びW等のうち少なくとも1つを含む。
キャップ層59の上には、金属層であるハードマスク62が設けられている。ハードマスク62は、抵抗変化素子RCをパターニングするときのマスクとして機能する。
バッファ層53、下地層54、MTJ素子60、シフトキャンセル層58、キャップ層59、及びハードマスク62からなる抵抗変化素子RCの側壁(側面)には、第1の再付着層72、第1のスペーサ層74、第2の再付着層76、第2のスペーサ層78、側壁絶縁層80が設けられている。第1の再付着層72及び第2の再付着層76も、側壁絶縁層として機能する。
下部絶縁層51及び抵抗変化素子RCを覆うように、絶縁層66が設けられる。絶縁層66は、例えばシリコン窒化物層又はシリコン酸化物層である。
上部電極64は、絶縁層66のコンタクトホール内に設けられる。上部電極64は、絶縁層66内を積層方向に延びる。上部電極64の下端は、ハードマスク62に接続されている。上部電極64は、金属を含む金属層であり、例えばW、Ta、Ru、Ti、TaN、及びTiN等のうち少なくとも1つを含む。
図4A及び図4Bは、実施形態に係る磁気記憶装置におけるMTJ素子60の断面を模式的に示す図である。図4Aは、実施形態に係る磁気記憶装置におけるMTJ素子60の書き込みを説明するための図であり、平行状態(P状態)におけるMTJ素子60の断面を模式的に示す図である。図4Bは、実施形態に係る磁気記憶装置におけるMTJ素子60の書き込みを説明するための図であり、反平行状態(AP状態)におけるMTJ素子60の断面を模式的に示す図である。
図4A及び図4Bに示すように、記憶層55は、磁化方向が可変の強磁性層であり、例えば、膜面(上面/下面)に対して垂直又はほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、45°<θ≦90°の範囲内にあることを意味する。
参照層57は、磁化方向が不変の強磁性層であり、膜面に対して垂直又はほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層57は、記憶層55よりも磁化方向の反転エネルギーバリアが大きい。
本例において、MTJ素子60は、例えばスピン注入型の抵抗変化素子である。したがって、MTJ素子60にデータを書き込む場合、又はMTJ素子60からデータを読み出す場合、MTJ素子60は、膜面に垂直な方向において、双方向に電流が流れる。MTJ素子60へのデータの書き込みは、より具体的には、以下のように行われる。
図4Aに示すように、記憶層55から参照層57へ電流が流れる場合、すなわち、参照層57から記憶層55へ向かう電子が供給される場合、参照層57の磁化方向と同じ方向にスピン偏極された電子が記憶層55に注入される。この場合、記憶層55の磁化方向は、参照層57の磁化方向と同じ方向に揃えられる。これにより、参照層57の磁化方向と記憶層55の磁化方向とが、平行配列となる。この平行状態のとき、MTJ素子60の抵抗値は最も低くなる。この場合を例えば「0」データと規定する。
一方、図4Bに示すように、参照層57から記憶層55へ電流が流れる場合、すなわち、記憶層55から参照層57へ向かう電子が供給される場合、参照層57により反射されることで参照層57の磁化方向と反対方向にスピン偏極された電子が記憶層55に注入される。この場合、記憶層55の磁化方向は、参照層57の磁化方向と反対方向に揃えられる。これにより、参照層57の磁化方向と記憶層55磁化方向とが、反平行配列となる。この反平行状態のとき、MTJ素子60の抵抗値は最も高くなる。この場合を例えば「1」データと規定する。
また、MTJ素子60からのデータの読み出しは、以下のように行われる。MTJ素子60に、読み出し電流が供給される。この読み出し電流は、記憶層55の磁化方向が反転しない値(書き込み電流よりも小さい値)に設定される。このときのMTJ素子60の抵抗値を検出することにより、上記「0」データ及び「1」データを読み出すことができる。
[製造方法の例]
図5乃至図12は、実施形態に係る磁気記憶装置の抵抗変化素子RCの製造工程の一例を示す断面図である。
図5乃至図12は、実施形態に係る磁気記憶装置の抵抗変化素子RCの製造工程の一例を示す断面図である。
図5に示すように、下部電極52及び下部絶縁層51の上に、例えばスパッタ法又はCVD(Chemical Vapor Deposition)法などにより、バッファ層53、及び下地層54が順に形成される。次に、下地層54上に、例えばスパッタ法により、記憶層55、トンネルバリア層56、参照層57、シフトキャンセル層58、キャップ層59が順に形成される。続いて、キャップ層59上に、リソグラフィ及びエッチングプロセスによって、ハードマスク62が形成される。ハードマスク62は、抵抗変化素子RCのパターンに対応するようにパターニングされる。すなわち、ハードマスク62は、下部電極52の上方に対応するように形成される。ハードマスク62は、金属層である。
次に、図6に示すように、第1のエッチングプロセスが実行される。第1のエッチングプロセスは、例えば、IBE(Ion Beam Etching)等の物理エッチングにより行われる。IBEのイオンビームに使用される不活性ガスは、例えば、Ar、Xe、Kr、又はNe等などである。第1のエッチングプロセスでは、ハードマスク62を用いて、キャップ層59からバッファ層53の途中まで、すなわち、キャップ層59、シフトキャンセル層58、MTJ素子60、及び下地層54と、バッファ層53の途中までとがエッチングされる。
第1のエッチングプロセスにおいて、バッファ層53の途中でエッチングが終えられる理由は以下の通りである。一般に、IBEによるエッチングプロセスでは、エッチングされる対象の層の中の物質が抵抗変化素子RCの側壁に再付着する。エッチングプロセスは、再付着によって形成される再付着層を除去しながら行われるが、最後にエッチングする最下層の金属層に由来する再付着物を完全に除去することは困難である。このため、仮に第1のエッチングプロセスにおいて、例えば酸化困難金属を含む下部電極52までエッチングすると、抵抗変化素子RCの側壁に酸化困難金属が再付着する。酸化困難金属を含む再付着層を酸化により完全に絶縁化することは困難である。このため、再付着した参加困難金属によって、記憶層55及び参照層57が電気的に短絡して不良が発生し得る。そこで、本実施形態では、酸化容易金属を含むバッファ層53で第1のエッチングプロセスが終えられる。このため、第1のエッチングプロセスでは、抵抗変化素子RCの側壁には、バッファ層53に含まれる酸化容易金属の再付着層71が形成され、下部電極52に含まれる酸化困難金属の再付着層は形成されない。
第1のエッチングプロセス後、例えば熱酸化などを用いた酸化処理により、酸化容易金属の再付着層71を酸化物に変換する。その結果、図7に示すように、抵抗変化素子RCの側壁には、酸化容易金属の酸化物を含む第1の再付着層72が形成されることになる。第1の再付着層72は、参加容易金属を含む再付着層71から完全に絶縁化することができる。このため、第1の再付着層72によって記憶層55及び参照層57が電気的に短絡することが抑制又は防止される。なお、第1の再付着層72の厚さは、例えば1nm程度である。
次に図8に示すように、CVD等により、絶縁層73が形成される。この絶縁層73は、窒化シリコン又は酸化シリコンなどを含み、その一部が第1のスペーサ層74となる層である。
次に図9に示すように、第2のエッチングプロセスが実行される。第2のエッチングプロセスは、第1のエッチングプロセスと同様に、IBE等の物理エッチングにより行われる。第2のエッチングプロセスでは、ハードマスク62を用いて、絶縁層73、第1の再付着層72、バッファ層53、下部電極52、及び下部絶縁層51がエッチングされる。第2のエッチング処理は、抵抗変化素子RCを互いに電気的に分離するために行われる。すなわち、第1の再付着層72及びバッファ層53がエッチングされることにより、メモリセルアレイ14内の抵抗変化素子RCは互いに電気的に分離される。
第2のエッチングプロセスによって、第1の再付着層72を覆う第1のスペーサ層74が形成される。このとき、抵抗変化素子RCの側壁には、最後にエッチングされる下部電極52に由来する再付着層が形成される。その後、酸化処理が行われることで、第2の再付着層76が形成される。第2の再付着層76は、MTJ素子60の側壁に直接接触しないため、記憶層55及び参照層57が第2の再付着層76に起因して電気的に短絡することは抑制又は防止される。なお、第1のスペーサ層74の厚さは、例えば1乃至5nm程度であり、例えば3nm程度である。また、第2の再付着層76の厚さは、例えば1nm程度である。
次に図10に示すように、CVD等により、第2の再付着層76を覆う第2のスペーサ層78が形成される。第2のスペーサ層78は、窒化シリコン又は酸化シリコンなどを含む。第2のスペーサ層78の厚さは、例えば1乃至5nm程度であり、例えば3nm程度である。
次に図11に示すように、CVD等により、第2のスペーサ層78を覆う薄膜79が形成される。薄膜79は、バッファ層53と同じ金属であってもよい。すなわち、薄膜79は、例えばAl、Be、Mg、Ca、Hf、Sr、Ba、Sc、Y、La、及びZr等の少なくとも1つを含んでもよい。また、薄膜79は、HfB、MgAlB、HfAlB、ScAlB、ScHfB、及びHfMgB等の化合物の少なくとも1つを含んでもよい。
次に図12に示すように、第3のエッチングプロセスが実行される。第3のエッチングプロセスは、第1及び第2のエッチングプロセスと同様に、IBE等の物理エッチングにより行われる。第3のエッチングプロセスでは、薄膜79がエッチングされる。このとき、抵抗変化素子RCの側壁の特に下部には、エッチングされた薄膜79に由来する再付着層が形成され、側壁絶縁層80が形成される。薄膜79が金属膜の場合には、その後に酸化処理が行われることで、酸化金属の側壁絶縁層80が形成される。側壁絶縁層80の厚さは、例えば1nm程度である。
その後、抵抗変化素子RCの全体を覆うように絶縁層66が形成され、絶縁層66内に上部電極64が設けられるコンタクトホールが形成され、当該コンタクトホール内に上部電極64が設けられる。以上のプロセスによって、図3に示すような抵抗変化素子RCが形成される。
なお、第3のエッチングプロセスは、省略してもよい。ただし、上部電極64用のコンタクトホールを形成するためにRIE(Reactive Ion Etching)を用いる場合、薄膜79の第2のスペーサ層78の上方の部分がなく窒化シリコンの第2のスペーサ層78が露出している必要がある。このため、コンタクトホールの形成のためにRIEを用いる場合、IBEによる第3のエッチングプロセスが行われることが特に好ましい。
[他の構造との比較]
本実施形態に係る構造と他の構造とを比較する。他の構造として、図13に示すような構造を考える。この構造は、本実施形態において図9に示した第2の再付着層76の形成後に、シリコン窒化膜92が形成されているものである。
本実施形態に係る構造と他の構造とを比較する。他の構造として、図13に示すような構造を考える。この構造は、本実施形態において図9に示した第2の再付着層76の形成後に、シリコン窒化膜92が形成されているものである。
シリコン窒化膜92は、後に形成される、絶縁層66のような絶縁膜をHDP(High Density Plasma)CVDで形成する際の保護膜として働く。
以上のような検討に基づくと、本実施形態に係る抵抗変化素子RCの側壁に、第1の再付着層72、第2の再付着層76、及び側壁絶縁層80という3層の絶縁層が設けられている構造は、図13に示す構造におけるシリコン窒化膜92の代わりになると考えられる。ここで、図13に示すシリコン窒化膜92の厚さは、例えば20nm程度となるが、本実施形態に係る各スペーサ層の厚さは例えば3乃至5nm程度でよく、複数のスペーサ層を設けても図13のシリコン窒化膜92よりも薄くすることができる。抵抗変化素子RCの側壁を薄くすることは、抵抗変化素子RCの高密度化にも貢献する。
[変形例]
上述の実施形態では、第2のスペーサ層78の外側に1層の側壁絶縁層80が設けられているが、さらに、側壁絶縁層80の上に、第3のスペーサ層及び第2の側壁絶縁層などのように、さらに多くのスペーサ層と側壁絶縁層との繰り返しが設けられてもよい。このような構成によって、側壁絶縁膜の保護機能に由来するMTJ磁気的デバイス特性の低下の更なる抑制が期待される。
上述の実施形態では、第2のスペーサ層78の外側に1層の側壁絶縁層80が設けられているが、さらに、側壁絶縁層80の上に、第3のスペーサ層及び第2の側壁絶縁層などのように、さらに多くのスペーサ層と側壁絶縁層との繰り返しが設けられてもよい。このような構成によって、側壁絶縁膜の保護機能に由来するMTJ磁気的デバイス特性の低下の更なる抑制が期待される。
上述の実施形態では、トンネルバリア層56の下側に記憶層55が設けられており、トンネルバリア層56の上側に参照層57が設けられている、いわゆるトップピン型のMTJ素子60を含む抵抗変化素子RCを例示した。しかしながら、実施形態はこれに限らない。抵抗変化素子RCは、トンネルバリア層の上側に記憶層が設けられ、トンネルバリア層の下側に参照層が設けられる、いわゆるボトムピン型のMTJ素子を含んでいてもよい。
上述の実施形態では、垂直磁化型のMTJ素子60の例を示したが、これに限らない。MTJは、面内磁化型であってもよい。
また、上述の実施形態では、メモリセルMCのスイッチ素子の例として、図2において3端子のスイッチ素子(選択素子)の例の選択トランジスタSTが示されている。しかしながら、以下の2端子スイッチ素子を用いた回路構成が上述の実施形態に適用されてもよい。
すなわち、選択トランジスタSTは、例えば2端子間スイッチ素子であってもよい。例として、2端子間に印加される電圧が或る閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。2端子間に印加される電圧が或る閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。
この例では、スイッチ素子は、テルル(Te)、セレン(Se)、及び硫黄(S)からなる群より選択された少なくとも1種以上のカルコゲン元素を含んでもよい。又は、スイッチ素子は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、炭素(C)、シリコン(Si)、ゲルマニウム(Ge)、スズ(Sn)、ヒ素(As)、リン(P)、アンチモン(Sb)からなる群より選択された少なくとも1種以上の元素を含んでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11…コントローラ、12…アドレス回路、13…データ回路、14…メモリセルアレイ、15…ロウデコーダ、16…ライト回路、17…カラムデコーダ、51…下部絶縁層、52…下部電極、53…バッファ層、54…下地層、55…記憶層、56…トンネルバリア層、57…参照層、58…シフトキャンセル層、59…キャップ層、60…MTJ素子、62…ハードマスク、64…上部電極、66…絶縁層、71…再付着層、72…第1の再付着層、73…絶縁層、74…第1のスペーサ層、76…第2の再付着層、78…第2のスペーサ層、79…薄膜、80…側壁絶縁層。
Claims (10)
- 下部構造と、
前記下部構造の上に設けられ、磁化方向が可変である磁性層を含む記憶層と、磁化方向が固定されている磁性層を含む参照層と、前記記憶層と前記参照層との間に設けられた非磁性層とを含む積層構造と、
前記積層構造の側壁に沿って設けられた第1の側壁絶縁層と、
前記第1の側壁絶縁層に積層された第1のスペーサ層と、
前記第1のスペーサ層に積層された第2の側壁絶縁層と、
前記第2の側壁絶縁層に積層された第2のスペーサ層と、
前記第2のスペーサ層に積層された第3の側壁絶縁層と、
を備える磁気記憶装置。 - 前記第1の側壁絶縁層と前記第2の側壁絶縁層と前記第3の側壁絶縁層とは、酸化金属を含む、請求項1に記載の磁気記憶装置。
- 前記第1のスペーサ層と前記第2のスペーサ層とは、窒化シリコン又は酸化シリコンを含む、請求項1又は2に記載の磁気記憶装置。
- 前記第2の側壁絶縁層は、酸化困難金属を含む、請求項1乃至3のうち何れか1項に記載の磁気記憶装置。
- 前記下部構造は、前記積層構造側から順に配置された酸化容易金属を含む層と酸化困難金属を含む層とを含み、
前記第1の側壁絶縁層の下端は、前記酸化容易金属を含む層の下面よりも高い、
請求項1乃至4のうち何れか1項に記載の磁気記憶装置。 - 前記第2の側壁絶縁層の下端は、前記酸化困難金属を含む層の上面よりも低い、請求項5に記載の磁気記憶装置。
- 前記第1のスペーサ層の厚さと前記第2のスペーサ層の厚さとは、それぞれ1乃至5nmである、請求項1乃至6のうち何れか1項に記載の磁気記憶装置。
- 前記第3の側壁絶縁層に積層された第3のスペーサ層と、
前記第3のスペーサ層に積層された第4の側壁絶縁層と、
をさらに備える請求項1乃至7のうち何れか1項に記載の磁気記憶装置。 - 前記記憶層は、前記参照層よりも前記下部構造の側に設けられている、請求項1乃至8のうち何れか1項に記載の磁気記憶装置。
- 前記参照層は、前記記憶層よりも前記下部構造の側に設けられている、請求項1乃至8のうち何れか1項に記載の磁気記憶装置。
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Cited By (2)
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