KR102611433B1 - 자기 기억 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 자기 기억 소자는 기판 상의 제 1 방향으로 연장하는 제 1 도전라인, 상기 제 1 도전라인 상의 제 1 자성 패턴 및 상기 제 1 자성 패턴 상의 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 2 도전라인을 포함하되, 상기 제 1 자성 패턴은 서로 다른 두께를 갖는 제 1 부분 및 제 2 부분을 포함할 수 있다.
Description
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는 자기터널접합을 포함하는 자기 기억 소자에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합(Magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다. 전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 스위칭 효율이 보다 향상된 자기 기억 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 자기 기억 소자는 기판 상의 제 1 방향으로 연장하는 제 1 도전라인, 상기 제 1 도전라인 상의 제 1 자성 패턴 및 상기 제 1 자성 패턴 상의 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 2 도전라인을 포함하되, 상기 제 1 자성 패턴은 서로 다른 두께를 갖는 제 1 부분 및 제 2 부분을 포함할 수 있다.
본 발명의 실시예에 따른 자기 기억 소자는 기판 상의 제 1 방향으로 연장하는 제 1 도전라인, 상기 제 1 도전라인은 그것의 상면으로부터 리세스된 리세스부를 갖고, 상기 제 1 도전라인 상에 배치되고, 상기 리세스부를 채우는 자성 패턴 및 상기 자성 패턴 상의 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 2 도전라인을 포함할 수 있다.
본 발명의 실시예에 따른 자기 기억 소자는 기판 상의 제 1 방향으로 연장하는 제 1 도전라인, 상기 제 1 도전라인 상의 제 1 자성 패턴, 및 상기 제 1 자성 패턴 상의 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 2 도전라인을 포함하되, 평면적 관점에서, 상기 제 1 자성 패턴의 중심은 상기 제 2 도전라인과 수직으로 중첩하는 제 1 도전라인의 제 1 부분의 중심으로부터 상기 제 2 방향으로 시프트될 수 있다.
본 발명의 실시예에 따르면, 자성 패턴의 두께를 다르게 하여 수직 자기 이방성 특성과 수평 자기 이방성 특성을 갖는 자성 패턴을 제공할 수 있다. 따라서, 스위칭 효율이 보다 향상된 자기 기억 소자를 제공할 수 있다.
본 발명의 실시예에 따르면, 자성 패턴과 접촉하는 제 1 도전라인의 두께를 다르게 하여 스위칭 효율이 보다 향상된 자기 기억 소자를 제공할 수 있다.
본 발명의 실시예에 따르면, 오직 도전라인만 접촉하는 자성 패턴과 도전라인 및 절연막과 동시에 접촉하는 자성 패턴을 같은 도전라인 상에 배치함으로써, 2비트 이상의 데이터를 기록할 수 있는 자기 기억 소자들을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 평면도이다.
도 2a는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2b는 제 1 자성 패턴 및 제 1 도전라인을 확대한 도면이다.
도 2c는 제 1 도전라인 및 자기터널접합 패턴을 확대한 도면이다.
도 3은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 자기 기억 소자들을 나타낸 평면도이다.
도 9는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 11, 도 16, 및 도 19는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 평면도들이다.
도 12, 도 14, 도 17, 및 도 20은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 11, 도 16, 및 도 19의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 13, 도 15, 도 18, 및 도 21은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 11, 도 16, 및 도 19의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 2a는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2b는 제 1 자성 패턴 및 제 1 도전라인을 확대한 도면이다.
도 2c는 제 1 도전라인 및 자기터널접합 패턴을 확대한 도면이다.
도 3은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 자기 기억 소자들을 나타낸 평면도이다.
도 9는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 11, 도 16, 및 도 19는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 평면도들이다.
도 12, 도 14, 도 17, 및 도 20은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 11, 도 16, 및 도 19의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 13, 도 15, 도 18, 및 도 21은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 11, 도 16, 및 도 19의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 평면도이다. 도 2a는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2b는 제 1 자성 패턴 및 제 1 도전라인을 확대한 도면이다. 도 2c는 제 1 도전라인 및 자기터널접합 패턴을 확대한 도면이다. 도 3은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 1, 도 2a, 및 도 3을 참조하면, 제 1 도전라인(110)이 기판(100) 상에 배치될 수 있다. 기판(100)은 반도체 기판일 수 있다. 반도체 기판은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 선택 소자들(미도시)이 기판(100) 내에 배치될 수 있다. 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다.
제 1 도전라인(110)이 기판(100)의 상면 상에서 제 1 방향(X)으로 연장할 수 있다. 제 1 도전라인(110)은 라인 형상일 수 있다. 제 1 도전라인(110)은 제 1 도전라인(110)의 상면(112)으로부터 리세스된 리세스부(RP)를 가질 수 있다. 리세스부(RP)의 바닥면은 제 1 도전라인(110)의 상면(112)과 하면 사이의 레벨에 위치할 수 있다. 일 실시예에 있어서, 제 1 도전라인(110) 내에 전류가 흐르기 위해서 전극들(미도시)이 제 1 도전라인(110)의 양단부들에 배치될 수 있다.
제 1 도전라인(110)은 중금속 또는 중금속으로 도핑된 물질을 포함할 수 있다. 일 예로, 제 1 도전라인(110)은 A, 및 B로 도핑된 M 중 적어도 하나를 포함할 수 있다. A는 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 테크네튬(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔루륨(Te), 하프늄(Hf), 탄탈럼(Ta)(고저항 비정질 β-Ta 포함), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At) 및/또는 이들의 조합들을 포함할 수 있다. B는 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 인(P), 황(S), 아연(Zn), 갈륨(Ga), 게르마늄(Ge), 비소(As), 셀레늄(Se), 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 테크네늄(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔레륨(Te), 요오드(I), 루테튬(Lu), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 이터븀(Yb) 중 적어도 하나를 포함할 수 있다. M은 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 구리(Cu), 아연(Zn), 은(Ag), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 백금(Pt) 금(Au), 수은(Hg), 납(Pb), 규소(Si), 갈륨(Ga), 갈륨망간(GaMn) 또는 갈륨비소(GaAs) 중 적어도 하나를 포함할 수 있다. 일 예로, 제 1 도전라인(110)은 이리듐(Ir)으로 도핑된 구리(Cu) 및/또는 비스무트(Bi)로 도핑된 구리(Cu)를 포함할 수 있다.
제 1 층간 절연막(120)이 기판(100)의 상면 상에서 제 1 도전라인(110)의 양측에 배치될 수 있다. 제 1 층간 절연막(120)은 제 1 도전라인(110)의 측면들을 감쌀 수 있다. 제 1 층간 절연막(120)의 상면은 리세스부(RP)의 바닥면보다 높은 레벨에 위치할 수 있고, 제 1 도전라인(110)의 상면(112)과 동일한 레벨에 위치할 수 있다. 제 1 층간 절연막(120)은 예를 들어, 산화막 또는 질화막을 포함할 수 있다. 산화막은 예를 들어, 실리콘 산화막, 마그네슘 산화막, 탄탈륨 산화막, 또는 하프늄 산화막일 수 있다. 질화막은 예를 들어, 티타늄 질화막, 탄탈늄 질화막, 또는 텅스텐 질화막일 수 있다.
제 2 도전라인(310)이 제 1 도전라인(110) 상에 배치될 수 있다. 제 2 도전라인(310)은 제 1 도전라인(110) 상에서 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장할 수 있다. 제 2 도전라인(310)은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 제 2 도전 라인(310)은 비트 라인으로 기능할 수 있다.
제 1 도전라인(110)과 제 2 도전라인(310) 사이에 자기터널접합 패턴(MTJ)이 배치될 수 있다. 자기터널접합 패턴(MTJ)는 제 1 자성 패턴(210), 터널 베리어 패턴(220) 및 제 2 자성 패턴(230)을 포함할 수 있다. 제 1 자성 패턴(210)은 제 1 도전라인(110)과 제 2 도전라인(310) 사이에 배치될 수 있다. 터널 베리어 패턴(220)은 제 1 자성 패턴(210)과 제 2 도전라인(310) 사이에 배치될 수 있다. 제 2 자성 패턴(230)은 터널 베리어 패턴(220)과 제 2 도전라인(310) 사이에 배치될 수 있다.
도 2b를 같이 참조하면, 제 1 자성 패턴(210)은 제 1 도전라인(110)의 상면(112) 상에 및 제 1 도전라인(110)의 리세스부(RP) 내에 배치될 수 있다. 리세스부(RP)의 폭(W1)은 제 1 자성 패턴(210)의 폭(W2) 보다 작을 수 있다(W1<W2). 제 1 자성 패턴(210)은 제 1 방향(X)으로 마주보는 제 1 측면(211) 및 제 2 측면(213)을 가질 수 있다. 제 1 자성 패턴(210)은 제 1 측면(211)에 인접하는 제 1 부분(P1), 제 2 측면(213)에 인접하는 제 2 부분(P2), 및 제 1 부분(P1)과 제 2 부분(P2) 사이의 제 3 부분(P3)을 포함할 수 있다. 제 3 부분(P3)은 제 1 도전라인(110)의 리세스부(RP) 내에 배치될 수 있다. 제 1 부분(P1) 및 제 2 부분(P2)은 제 1 도전라인(110)의 상면(112) 상에 배치될 수 있다. 제 1 부분(P1)의 두께(T1)와 제 2 부분(P2)의 두께(T2)는 실질적으로 동일할 수 있다(T1=T2). 제 3 부분(P3)의 두께(T3)는 제 1 및 제 2 부분들(P1, P2)의 두께들(T1, T2) 보다 클 수 있다(T3>T1, T2). 제 1 자성 패턴(210)은 T자 형상을 가질 수 있다. 제 1 자성 패턴(210)은 변경 가능한 자화를 갖는 자유층을 포함할 수 있다.
일 예로, 제 1 자성 패턴(210)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 제 1 자성 패턴(210)은 수평 자성 물질을 포함할 수 있다. 수평 자성 물질은 예를 들어, 강자성 물질을 포함할 수 있다. 강자성 물질은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
도 2b 및 도 2c를 같이 참조하면, 제 1 자성 패턴(210)이 수직 자성 물질 또는 수평 자성 물질이더라도, 제 1 자성 패턴(210)은 두께에 따라 서로 다른 자기 이방성 특성을 가질 수 있다. 예를 들어, 제 1 자성 패턴(210)의 두께가 두꺼울 경우, 제 1 자성 패턴(210)은 수평 자기 이방성 특성을 가질 수 있고, 제 1 자성 패턴(210)의 두께가 얇을 경우, 제 1 자성 패턴(210)은 수직 자기 이방성 특성을 가질 수 있다. 제 1 자성 패턴(210)은 수직 자기 이방성 및 수평 자기 이방성을 같이 가질 수 있다. 예를 들어, 제 1 자성 패턴(210)의 제 1 부분(P1) 및 제 2 부분(P2)의 자화 방향(E1)은 기판(100)의 상면에 수직(Y 방향)할 수 있고, 제 1 자성 패턴(210)의 제 3 부분(P3)의 자화 방향(E2)은 기판(100)의 상면에 수평(X 방향)할 수 있다. 즉, 제 1 자성 패턴(210)의 제 1 부분(P1) 및 제 2 부분(P2)은 수직 자기 이방성을 가질 수 있고, 제 1 자성 패턴(210)의 제 3 부분(P3)은 수평 자기 이방성을 가질 수 있다. 따라서, 제 1 자성 패턴(210)의 총 자화(E3)는 기판(100)의 상면에 평팽한 방향(X 방향)으로부터 일 각도(θ)로 기울어질 수 있다(Z 방향). 일 각도(θ)는 0° 보다 크고 90° 보다 작을 수 있다. 본 발명의 실시예에 따르면, 제 1 자성 패턴(210)의 총 자화가 일 각도(θ)로 기울어진 경우, 낮은 스위칭 전류에서 더 빠른 스위칭을 제공할 수 있다.
실시예들에 있어서, 제 1 자성 패턴(210)의 제 1 부분(P1) 및 제 2 부분(P2)과 수직으로 중첩하는 제 1 도전라인(110)의 제 1 부분(PA1) 및 제 2 부분(PA2)의 두께들(Ta)은 제 1 자성 패턴(210)의 제 3 부분(P3)과 수직으로 중첩하는 제 1 도전라인(110)의 제 3 부분(PA3)의 두께(Tb) 보다 클 수 있다(Ta>Tb). 본 발명의 실시예에 따르면, 제 1 도전라인(110)에서 일정 전류가 흐를 경우, 제 1 도전라인(110)의 제 3 부분(PA3)에서 보다 제 1 도전라인(110)의 제 1 부분(PA1) 및 제 2 부분(PA2)에서 전류가 더 집중될 수 있다. 이에 따라, 제 1 도전라인(110)의 제 1 및 제 2 부분들(PA1, PA2)에 인접하는 제 1 자성 패턴(210)의 제 1 및 제 2 부분들(P1, P2) 내의 자화들이 제 1 자성 패턴(210)의 제 3 부분(P3) 내의 자화들보다 빨리 및/또는 많이 스위칭될 수 있다. 그러므로, 동일 전류에서 균일한 두께의 제 1 도전라인(110) 보다 다른 두께를 갖는 제 1 도전라인(110)에서 더 빠른 스위칭을 제공할 수 있다.
터널 베리어 패턴(220)은 제 1 자성 패턴(210)과 제 2 자성 패턴(230) 사이에 개재될 수 있다. 터널 베리어 패턴(220)은 예를 들어, 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide), 및 마그네슘-붕소 산화물(magnesium-boron oxide) 중 적어도 하나를 포함할 수 있다.
제 2 자성 패턴(230)은 일 방향으로 고정된 자화 방향(E4)을 갖는 기준층을 포함할 수 있다. 일 예로, 자화 방향(E4)은 기판(100)의 상면에 수직 (Y 방향)할 수 있다. 제 2 자성 패턴(230)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 제 2 자성 패턴(230)은 수평 자성 물질을 포함할 수 있다. 수평 자성 물질은 예를 들어, 강자성 물질을 포함할 수 있다.
금속 패턴(240)이 자기터널접합 패턴(MTJ)과 제 2 도전라인(310) 사이에 배치될 수 있다. 금속 패턴(240)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다. 제 2 층간 절연막(250)이 제 1 도전라인(110)의 상면(112) 및 제 1 층간 절연막(120)의 상면 상에 배치될 수 있다. 제 2 층간 절연막(250)은 자기터널접합 패턴(MTJ), 금속 패턴(240)의 측면들을 덮을 수 있다. 제 2 층간 절연막(250)은 예를 들어, 산화막 또는 질화막을 포함할 수 있다. 산화막은 예를 들어, 실리콘 산화막, 마그네슘 산화막, 탄탈륨 산화막, 또는 하프늄 산화막일 수 있다. 질화막은 예를 들어, 티타늄 질화막, 탄탈늄 질화막, 또는 텅스텐 질화막일 수 있다.
도 4는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4를 참조하면, 제 1 자성 패턴(210)은 제 1 도전라인(110)의 리세스부(RP) 내에 배치될 수 있다. 제 1 도전라인(110)의 리세스부(RP)의 폭(W1)은 제 1 자성 패턴(210)의 폭(W2)과 실질적으로 동일할 수 있다. 즉, 제 1 자성 패턴(210)은 제 1 도전라인(110)의 상면(112) 상에 배치되지 않을 수 있다. 제 1 자성 패턴(210)의 두께(T)는 제 1 자성 패턴(210)의 제 1 측면(211)에서 제 2 측면(213)으로 갈수록 점차적으로 커질 수 있다. 제 1 자성 패턴(210)의 하면(215)은 경사질 수 있다. 제 1 자성 패턴(210)과 중첩하는 제 1 도전라인(110)의 일부분(PA)의 두께(t)는 제 1 자성 패턴(210)의 두께(T)가 증가하는 방향으로 점차적으로 작아질 수 있다.
제 1 자성 패턴(210)은 제 1 자성 패턴(210)의 제 1 측면(211)에 인접하는 제 1 부분(P1) 및 제 1 자성 패턴(210)의 제 2 측면(213)에 인접하는 제 2 부분(P2)을 포함할 수 있다. 일 예에 있어서, 제 1 부분(P1)의 최대 두께(T1)는 제 2 부분(P2)의 최대 두께(T2) 보다 작을 수 있다(T1<T2). 일 예에 있어서, 제 1 자성 패턴(210)은 사다리꼴 형상을 가질 수 있다.
도 5는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5를 참조하면, 제 1 자성 패턴(210)은 제 1 도전라인(110)의 리세스부(RP) 내에 배치될 수 있다. 제 1 도전라인(110)의 리세스부(RP)의 폭(W1)은 제 1 자성 패턴(210)의 폭(W2)과 실질적으로 동일할 수 있다(W1=W2). 즉, 제 1 자성 패턴(210)은 제 1 도전라인(110)의 상면(112) 상에 배치되지 않을 수 있다. 제 1 자성 패턴(210)의 두께(T)는 제 1 자성 패턴(210)의 제 1 측면(211)에서 제 2 측면(213)으로 갈수록 점차적으로 커지다가 다시 점차적으로 작아질 수 있다. 일 예에 있어서, 제 1 자성 패턴(210)은 제 1 자성 패턴(210)의 제 1 측면(211)에 인접하는 제 1 부분(P1), 제 1 자성 패턴(210)의 제 2 측면(213)과 인접하는 제 2 부분(P2), 및 제 1 부분(P1)과 제 2 부분(P2) 사이의 제 3 부분(P3)을 포함할 수 있다. 제 1 자성 패턴(210)의 제 1 부분(P1)의 최대 두께(T1) 및 제 2 부분(P2)의 최대 두께(T2)는 실질적으로 동일할 수 있다(T1=T2). 제 1 자성 패턴(210)의 제 3 부분(P3)의 최대 두께(T3)는 제 1 및 제 2 부분들(P1, P2)의 최대 두께들(T1, T2) 보다 클 수 있다(T3>T1, T2). 제 1 자성 패턴(210)은 제 3 부분(P3)에서 최대 두께를 가질 수 있고, 제 1 및 제 2 부분들(P1, P2)에서 최소 두께들을 가질 수 있다. 제 1 자성 패턴(210)의 하부는 뽀족할 수 있다.
제 1 자성 패턴(210)과 중첩하는 제 1 도전라인(110)의 일부분(PA)의 두께(t)는 제 1 자성 패턴(210)의 두께(T)가 커지다가 다시 작아지는 방향으로 점차적으로 작아지다가 다시 점차적으로 커질 수 있다. 제 1 도전라인(110)은 제 1 자성 패턴(210)의 제 3 부분(P3)과 수직으로 중첩하는 제 1 도전라인(110)의 일부분에서 최소 두께를 가질 수 있다. 제 1 도전라인(110)은 제 1 자성 패턴(210)의 제 1 및 제 2 부분들(P1, P2)과 수직으로 중첩하는 제 1 도전라인(110)의 일부분들에서 최대 두께들을 가질 수 있다. 일 예에 있어서, 제 1 도전라인(110)의 리세스부(RP)는 뾰족할 수 있다.
도 6은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6을 참조하면, 제 1 자성 패턴(210)은 제 1 도전라인(110)의 상면(112) 상에 배치된 제 1 부분(P1) 및 제 1 도전라인(110)의 리세스부(RP) 내에 배치된 제 2 부분(P2)을 포함할 수 있다. 리세스부(RP)의 폭(W1)은 제 1 자성 패턴(210)의 폭(W2) 보다 작을 수 있다(W1<W2). 제 1 자성 패턴(210)의 제 2 부분(P2)의 폭은 리세스부(RP)이 폭(W1)에 해당할 수 있으며, 제 1 자성 패턴(210)의 제 2 부분(P2)의 폭(W1)은 제 1 자성 패턴(210)의 제 1 부분(P1)의 폭(W3) 보다 클 수 있다(W1>W3). 제 1 부분(P1)의 두께(T1)는 제 2 부분(P2)의 두께(T2) 보다 작을 수 있다(T1<T2). 일 예에 있어서, 제 1 자성 패턴(210)은 L자 형상을 가질 수 있다.
제 1 도전라인(110)은 제 1 자성 패턴(210)의 제 1 부분(P1)과 수직으로 중첩하는 제 1 부분(PA1) 및 제 1 자성 패턴(210)의 제 2 부분(P2)과 수직으로 중첩하는 제 2 부분(PA2)을 포함할 수 있다. 제 1 도전라인(110)의 제 1 부분(PA1)의 두께(t1)는 제 1 도전라인(110)의 제 2 부분(PA2)의 두께(t2) 보다 클 수 있다.
도 7은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7을 참조하면, 도 2에 도시된 터널 베리어 패턴(220) 및 제 2 자성 패턴(230)이 생략될 수 있다. 이 경우, 금속 패턴(240)은 제 1 자성 패턴(210)의 상면과 직접 접촉할 수 있다.
도 8은 본 발명의 실시예에 따른 자기 기억 소자들을 나타낸 평면도이다. 도 9는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 8 및 도 9를 참조하면, 반도체 소자는 제 1 자기 기억 소자(MD1) 및 제 2 자기 기억 소자(MD2)를 포함할 수 있다. 제 1 자기 기억 소자(MD1)는 제 1 내지 도 7에서 도시된 자기 기억 소자와 실질적으로 동일한 구조를 가질 수 있다. 제 1 자기 기억 소자(MD1)는 제 1 도전라인(110), 제 1 자기터널접합 패턴(MTJ1), 및 제 2 도전라인(310)을 포함할 수 있고, 제 2 자기 기억 소자(MD2)는 제 1 도전라인(110), 제 2 자기터널접합 패턴(MTJ2), 및 제 3 도전 라인(320)을 포함할 수 있다. 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)이 제 1 도전라인(110) 상에 배치될 수 있다. 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)은 제 1 도전라인(110)에 공통으로 연결될 수 있다. 제 2 도전라인(310)이 제 1 자기터널접합 패턴(MTJ1) 상에 배치될 수 있고, 제 3 도전라인(320)이 제 2 자기터널접합 패턴(MTJ2) 상에 배치될 수 있다. 제 2 도전라인(310)은 제 1 자기터널접합 패턴(MTJ1) 상에서 제 2 방향(Y)으로 연장할 수 있고, 제 3 도전라인(320)은 제 2 자기터널접합 패턴(MTJ2) 상에서 제 2 방향(Y)으로 연장할 수 있다.
일 예에 있어서, 평면적 관점에서, 제 2 도전라인(310)과 수직으로 중첩하는 제 1 도전라인(110)의 제 1 수직 부분(VP1)의 중심(C1)은 제 1 자기터널접합 패턴(MTJ1)의 중심(C2)과 중첩할 수 있다. 제 3 도전라인(320)과 수직으로 중첩하는 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 중심(C3)은 제 2 자기터널접합 패턴(MTJ2)의 중심(C4)과 중첩하지 않을 수 있다. 예를 들어, 제 2 자기터널접합 패턴(MTJ2)의 중심(C4)은 제 2 수직 부분(VP2)의 중심(C3)에서 제 2 방향(Y)으로 시프트(shifted) 될 수 있다.
이하, 도 9를 참조하여 설명할 내용은 제 2 자기 기억 소자(MD2)에 국한되어 설명하도록 한다.
도 9를 참조하면, 제 1 층간 절연막(120)의 두께(TH1)는 제 2 자기터널접합 패턴(MTJ2)과 수직으로 중첩하는 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 두께(Tc) 보다 클 수 있다. 제 1 층간 절연막(120)의 상면은 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 상면보다 높은 레벨에 위치할 수 있다. 일 예에 있어서, 제 2 방향(Y)으로의 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 두께(Tc)는 균일할 수 있다. 제 2 자기터널접합 패턴(MTJ2)이 제 1 도전라인(110)과 제 3 도전라인(320) 사이에 배치될 수 있다. 제 2 자기터널접합 패턴(MTJ2)은 제 1 도전라인(110) 상에 차례로 적층된 제 1 자성 패턴(210), 터널 베리어 패턴(220), 및 제 2 자성 패턴(230)을 포함할 수 있다.
제 1 자성 패턴(210)은 제 1 도전라인(110)의 제 2 수직 부분(VP2) 상에 배치될 수 있다. 제 1 자성 패턴(210)은 제 1 층간 절연막(120)과 수직으로 중첩하는 제 1 부분(P1) 및 제 1 도전라인(110)의 제 2 수직 부분(VP2)과 수직으로 중첩하는 제 2 부분(P2)을 포함할 수 있다. 제 1 자성 패턴(210)의 제 1 부분(P1)의 하면은 제 1 층간 절연막(120)과 접촉할 수 있고, 제 1 자성 패턴(210)의 제 2 부분(P2)의 하면은 제 1 도전라인(110)과 접촉할 수 있다. 제 1 자성 패턴(210)은 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 상면 일부분을 노출할 수 있다. 제 1 자성 패턴(210)의 제 1 부분(P1)의 두께(T1)는 제 1 자성 패턴(210)의 제 2 부분(P2)의 두께(T2) 보다 작을 수 있다(T1<T2). 제 1 자성 패턴(210)은 L자 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 제 1 층간 절연막(120)과 접촉하는 제 1 자성 패턴(210)의 제 1 부분(P1)에서의 수직 자기 이방성 특성은 제 1 도전라인(110)과 접촉하는 제 1 자성 패턴(210)의 제 2 부분(P2)에서의 수직 자기 이방성 특성보다 클 수 있다. 이에 따라, 제 2 자기터널접합 패턴(MTJ2)의 제 1 자성 패턴(210)의 총 수직 자기 이방성 특성은 오직 제 1 도전라인(110)과 접촉할 때 제 2 자기터널접합 패턴(MTJ2)의 제 1 자성 패턴(210) 보다 클 수 있다. 일 예로, 제 2 자기터널접합 패턴(MTJ2)의 제 1 자성 패턴(210)의 수직 자기 이방성 특성은 제 1 자기터널접합 패턴(MTJ1)의 제 1 자성 패턴(210, 도 3 참조)의 수직 자기 이방성 특성 보다 클 수 있다. 이에 따라, 서로 다른 저항 값을 갖는 제 1 자기터널접합 패턴(MTJ1)과 제 2 자기터널접합 패턴(MTJ2)을 제공함으로써, 2비트 이상의 데이터를 기록할 수 있는 자기 기억 소자들을 제공할 수 있다.
제 2 층간 절연막(250)은 제 1 층간 절연막(120)과 제 3 도전라인(320) 사이에 배치될 수 있다. 제 2 층간 절연막(250)은 제 2 자기터널접합 패턴(MTJ2)의 측면들, 금속 패턴(240)의 측면들, 제 1 층간 절연막(120)의 상면 및 제 1 자성 패턴(210)에 의해 노출된 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 상면 일부분을 덮을 수 있다.
도 10은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 10을 참조하면, 제 1 자성 패턴(210)은 제 2 방향(Y)으로 마주보는 제 3 측면(217) 및 제 4 측면(219)을 가질 수 있다. 제 1 자성 패턴(210)은 제 3 측면(217)에서 제 4 측면(219)으로 갈수록 점차적으로 작아지는 두께(T2)를 가질 수 있다. 제 1 자성 패턴(210)은 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 제 1 층간 절연막(120)과 수직으로 중첩할 수 있고, 제 2 부분(P2)은 제 1 도전라인(110)의 제 2 수직 부분(VP2)과 수직으로 중첩할 수 있다. 제 1 자성 패턴(210)은 제 1 도전라인(110)의 제 2 수직 부분(VP2)의 상면 일부분을 노출할 수 있다. 제 1 자성 패턴(210)의 제 1 부분(P1)의 최대 두께는 제 1 자성 패턴(210)의 제 2 부분(P2)의 최대 두께보다 작을 수 있다. 제 1 자성 패턴(210)의 하면(215)은 경사질 수 있다.
제 1 도전라인(110)의 두께(Tc)는 제 1 자성 패턴(210)의 두께(T2)가 감소하는 방향으로 점차적으로 커질 수 있다. 제 1 도전라인(110)의 상면(112)은 경사질 수 있다.
도 11, 도 16, 및 도 19는 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 평면도들이다. 도 12, 도 14, 도 17, 및 도 20은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 11, 도 16, 및 도 19의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 13, 도 15, 도 18, 및 도 21은 본 발명의 실시예에 따른 자기 기억 소자를 나타낸 것으로, 도 11, 도 16, 및 도 19의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 11, 도 12, 및 도 13을 참조하면, 제 1 도전라인(110)이 기판(100) 상에 형성될 수 있다. 제 1 도전라인(110)은 기판(100) 상에 도전막(미도시)을 형성하고, 도전막을 패터닝하여 형성될 수 있다. 제 1 도전라인(110)은 제 1 방향(X)으로 연장할 수 있다. 제 1 층간 절연막(120)이 기판(100) 상에 형성될 수 있다. 제 1 층간 절연막(120)은 제 1 도전라인(110)의 측면들을 덮을 수 있다. 제 1 층간 절연막(120)은 제 1 도전라인(110)의 상면(112)과 동일한 레벨의 상면을 갖도록 형성될 수 있다.
포토레지스트 패턴(401)이 제 1 도전라인(110)과 제 1 층간 절연막(120) 상에 형성될 수 있다. 포토레지스트 패턴(401)은 제 1 층간 절연막(120)의 상면을 덮고, 제 1 도전라인(110)의 일부분을 노출하는 개구부(403)을 가질 수 있다.
도 14 및 도 15를 참조하면, 포토레지스트 패턴(401)을 식각 마스크로 사용하여 제 1 도전라인(110)의 일부분을 식각할 수 있다. 이에 따라, 제 1 도전라인(110) 내에 리세스부(RP)가 형성될 수 있다. 리세스부(RP)의 바닥면은 포토레지스트 패턴(401)에 의해 덮인 제 1 도전라인(110)의 상면(112) 보다 낮은 레벨에 위치할 수 있다. 식각 공정은 건식 식각 또는 습식 식각 공정이 수행될 수 있다. 식각 공정 후에, 남아있는 포토레지스트 패턴(401)은 제거할 수 있다. 제거 공정은 에싱 공정 또는 스트립 공정이 수행될 수 있다.
도 16, 도 17, 및 도 18을 참조하면, 자기터널 접합막(MTJa)이 제 1 도전라인(110) 및 제 1 층간 절연막(120) 상에 형성될 수 있다. 자기터널 접합막(MTJa)는 제 1 도전라인(110) 및 제 1 층간 절연막(120) 상에 차례로 형성된 제 1 자성막(210a), 터널 베리어막(220a), 및 제 2 자성막(230a)을 포함할 수 있다. 제 1 자성막(210a)은 제 1 도전라인(110) 및 제 1 층간 절연막(120)의 상면들을 덮고 리세스부(RP)를 채울 수 있다. 제 1 자성막(210a)은 도 1 및 도 2a에서 설명한 제 1 자성 패턴(210) 물질과 동일한 물질로 형성될 수 있다. 터널 베리어막(220a)이 제 1 자성막(210a) 상에 형성될 수 있다. 터널 베리어막(220a)은 제 1 자성막(210a)의 상면을 덮을 수 있다. 터널 베리어막(220a)은 도 1 및 도 2a에서 설명한 터널 베리어 패턴(220) 물질과 동일한 물질로 형성될 수 있다. 제 2 자성막(230a)이 터널 베리어막(220a) 상에 형성될 수 있다. 제 2 자성막(230a)은 터널 베리어막(220a)의 상면을 덮을 수 있다. 제 2 자성막(230a)은 도 1 및 도 2a에서 설명한 제 2 자성 패턴(230) 물질과 동일한 물질로 형성될 수 있다.
금속 패턴(240)이 자기터널 접합막(MTJa) 상에 형성될 수 있다. 금속 패턴(240)은 제 1 도전라인(110)의 리세스부(RP)와 수직으로 중첩하게 형성될 수 있다. 제 1 방향(X)으로의 금속 패턴(240)의 폭(Wd)은 제 1 방향(X)으로의 리세스부(RP)의 폭(W2) 보다 클 수 있다(Wd>W2).
도 19, 도 20, 및 도 21을 참조하면, 금속 패턴(240)을 식각 마스크로 사용하여 자기터널 접합막(MTJa)을 패터닝할 수 있다. 예를 들어, 금속 패턴(240)을 식각 마스크로 사용하여 제 2 자성막(230a), 터널 베리어막(220a), 및 제 1 자성막(210a)을 차례로 패터닝할 수 있다. 이에 따라, 제 1 도전라인(110)과 금속 패턴(240) 사이에 자기터널접합 패턴(MTJ)이 형성될 수 있다. 자기터널접합 패턴(MTJ)은 제 1 도전라인(110) 상에 차례로 적층된 제 1 자성 패턴(210), 터널 베리어 패턴(220), 및 제 2 자성 패턴(230)을 포함할 수 있다. 제 1 자성 패턴(210)은 제 1 도전라인(110)의 상면 일부분을 덮을 수 있고, 리세스부(RP) 내를 채울 수 있다. 패터닝 공정은 습식 식각 또는 건식 식각 공정이 수행될 수 있다.
다시 도 1, 도 2a, 및 도 3을 참조하면, 제 2 층간 절연막(250)이 제 1 도전라인(110) 및 제 1 층간 절연막(120) 상에 형성될 수 있다. 제 2 층간 절연막(250)은 자기터널접합 패턴(MTJ)에 의해 노출된 제 1 도전라인(110)의 상면, 제 1 층간 절연막(120)의 상면, 및 금속 패턴(240)의 상면을 덮는 절연막(미도시)을 형성하고, 금속 패턴(240)의 상면이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다.
제 2 도전라인(310)이 금속 패턴(240) 상에 형성될 수 있다. 제 2 도전라인(310)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장되게 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상의 제 1 방향으로 연장하는 제 1 도전라인;
상기 제 1 도전라인 상의 제 1 자성 패턴; 및
상기 제 1 자성 패턴 상의 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 2 도전라인을 포함하고,
상기 제 1 자성 패턴은 서로 다른 두께를 갖는 제 1 부분 및 제 2 부분을 포함하고,
상기 제 1 도전라인은 그것의 상면으로부터 리세스된 리세스부를 갖되,
상기 제 1 자성 패턴의 적어도 일부는 상기 제 1 도전라인의 리세스부 상에 배치되는 자기 기억 소자.
- 제 1 항에 있어서,
상기 제 1 자성 패턴은 상기 제 1 방향으로 마주보는 제 1 측면 및 제 2 측면을 갖고,
상기 제 1 부분은 상기 제 1 측면에 인접하고,
상기 제 2 부분은 상기 제 2 측면에 인접하는 자기 기억 소자. - 제 2 항에 있어서,
상기 제 1 자성 패턴의 하면은 경사진 자기 기억 소자. - 제 2 항에 있어서,
상기 제 1 부분은 상기 리세스부 내에 배치되고,
상기 제 2 부분은 상기 제 1 도전라인의 상기 상면 상에 배치되는 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 자성 패턴은 제 3 부분을 더 포함하되,
상기 제 1 자성 패턴은 상기 제 1 방향으로 마주보는 제 1 측면 및 제 2 측면을 갖고,
상기 제 1 부분은 상기 제 1 측면에 인접하고,
상기 제 3 부분은 상기 제 2 측면에 인접하고,
상기 제 2 부분은 상기 제 1 부분과 상기 제 3 부분 사이에 배치되고,
상기 제 1 부분의 두께는 상기 제 3 부분의 두께와 동일하고,
상기 제 2 부분의 두께는 상기 제 1 부분의 두께 및 상기 제 3 부분의 두께보다 큰 자기 기억 소자. - 제 5 항에 있어서,
상기 제 1 자성 패턴의 하부는 뽀족한 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 자성 패턴의 상기 제 2 부분은 상기 리세스부 내에 배치되고,
상기 리세스부의 폭은 상기 제 1 자성 패턴의 폭보다 작은 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 자성 패턴은 상기 제 2 방향으로 마주보는 제 1 측면 및 제 2 측면을 갖고,
상기 제 1 부분은 상기 제 1 측면에 인접하고,
상기 제 2 부분은 상기 제 2 측면에 인접하는 자기 기억 소자. - 제 8 항에 있어서,
상기 제 1 자성 패턴은 상기 제 1 도전라인의 상면 일부를 노출하는 자기 기억 소자. - 제 8 항에 있어서,
상기 기판 상에서 상기 제 1 도전라인의 일측에 배치된 층간 절연막을 더 포함하되,
상기 제 1 부분은 상기 제 1 도전라인과 수직으로 중첩하고,
상기 제 2 부분은 상기 층간 절연막과 수직으로 중첩하는 자기 기억 소자. - 제 10 항에 있어서,
상기 제 2 방향으로의 상기 제 1 부분의 폭은 상기 제 2 방향으로의 상기 제 2 부분의 폭보다 큰 자기 기억 소자. - 제 10 항에 있어서,
상기 제 1 도전라인의 상면은 경사진 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 자성 패턴은 T자형, L자형, 또는 사다리꼴 형상을 갖는 자기 기억 소자. - 제 1 항에 있어서,
상기 제 1 자성 패턴과 상기 제 2 도전라인 사이의 터널 베리어 패턴;
상기 터널 베리어 패턴과 상기 제 2 도전라인 사이의 제 2 자성 패턴; 및
상기 제 2 자성 패턴과 상기 제 2 도전라인 사이의 금속 패턴을 더 포함하는 자기 기억 소자. - 기판 상의 제 1 방향으로 연장하는 제 1 도전라인, 상기 제 1 도전라인은 그것의 상면으로부터 리세스된 리세스부를 갖고;
상기 제 1 도전라인 상에 배치되고, 상기 리세스부를 채우는 자성 패턴; 및
상기 자성 패턴 상의 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 2 도전라인을 포함하는 자기 기억 소자. - 제 15 항에 있어서,
상기 제 1 방향으로의 상기 리세스부의 폭은 상기 제 1 방향으로의 상기 자성 패턴의 폭보다 작은 자기 기억 소자. - 제 16 항에 있어서,
상기 자성 패턴은:
상기 리세스부 내에 배치되는 제 1 부분; 및
상기 제 1 도전라인의 상면 상에 배치되는 제 2 부분을 포함하되,
상기 제 1 부분의 두께는 상기 제 2 부분의 두께보다 큰 자기 기억 소자. - 제 15 항에 있어서,
상기 제 1 방향으로의 상기 리세스부의 폭은 상기 제 1 방향으로의 상기 자성 패턴의 폭과 동일한 자기 기억 소자. - 제 18 항에 있어서,
상기 자성 패턴은 상기 제 1 방향으로 마주보는 제 1 측면 및 제 2 측면을 갖고,
상기 자성 패턴의 두께는 상기 제 1 측면에서 상기 제 2 측면으로 갈수록 점차적으로 커지는 자기 기억 소자.
- 제 15 항에 있어서,
평면적 관점에서, 상기 제 1 자성 패턴의 중심은 상기 제 2 도전라인과 수직으로 중첩하는 제 1 도전라인의 제 1 부분의 중심으로부터 상기 제 2 방향으로 시프트된 자기 기억 소자.
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