KR101435590B1 - 자기 기억 소자 및 그 형성방법 - Google Patents

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Abstract

자기 기억 소자 및 그 형성방법을 제공한다. 이 자기 기억 소자는 자유막 및 자유막의 일면을 덮는 절연막을 포함한다. 이 절연막은 도전 원소들을 포함하는 도전 브릿지를 포함하며, 도전 브릿지는 자유막의 일면과 전기적으로 접속된다.
MRAM, 도전 브릿지, 자유막, 이동

Description

자기 기억 소자 및 그 형성방법{MAGNETIC MEMORY DEVICE AND METHOD OF THE SAME}
본 발명은 기억 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 자기 기억 소자 및 그 형성방법에 관한 것이다.
전자 기기의 고속화, 저소비전력화에 따라 이에 내장되는 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 기억 소자가 연구되고 있다. 자기 기억 소자는 고속동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
일반적으로 알려진 자기 기억 소자는 자기터널접합패턴(Magnetic Tunnel Junction pattern:MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막에 의해 형성되는 것으로, 두 자성체의 자화 방향에 따라 상기 자기터널접합 패턴의 저항값이 달라질 수 있다. 구체적으로, 두 자성체의 자화 방향이 반평행할 때 자기터널접합패턴은 큰 저항값을 갖고, 두 자성체의 자화 방향이 평행한 경우 자기터널접합패턴은 작은 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 작은 스위칭 전류 특성을 갖는 자기 기억 소자의 형성방법을 제공하는 데에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 작은 스위칭 전류 특성을 갖는 자기 기억 소자를 제공하는 데에 있다.
상술한 기술적 과제들을 해결하기 위한 자기 기억 소자 및 그의 형성방법이 제공된다. 본 발명의 실시예들에 의한 자기 기억 소자의 형성방법은 자유막 및 상기 자유막의 일면을 덮는 절연막을 형성하는 단계 및 도전 원소들이 상기 절연막 내에서 이동하는 것에 의하여, 상기 절연막 내에 상기 도전 원소들을 포함하는 도전 브릿지를 형성하는 단계를 포함한다. 상기 도전 브릿지는 상기 자유막의 상기 일면과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 도전 브릿지를 형성하는 단계는 상기 절연막 상에 상기 도전 원소들을 포함하는 도전막을 형성하는 단계 및 상기 도전막의 도전 원소들을 상기 절연막 내로 이동시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 절연막은 상기 도전 원소들을 포함하고, 상기 절연막은 서로 대향된 제1 면 및 제2 면을 가질 수 있다. 상기 도전 브릿지는 상기 제1면 및 상기 제2 면에 제공되는 서로 다른 제1 전압 및 제2 전압에 의해 상기 절연막 내의 상기 도전 원소들이 이동하여 형성될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자는 자유막, 상기 자유막의 일면을 덮는 절연막; 상기 자유막의 타면을 덮는 가이드막 및 상기 자유막과 상기 절연막 사이에 개재되는 확산 방지막을 포함할 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자는 자유막의 일면을 덮는 절연막이 상기 자유막의 상기 일면과 전기적으로 접속된 도전 브릿지를 포함한다. 상기 도전 브릿지는 수 개에서 수 십개에 이르는 도전 원소들이 결합된 미세한 폭을 포함할 수 있다. 이에 따라, 상기 자유막의 자화방향을 변화시키기 위한 스위칭 전류 밀도를 증가시킬 수 있다. 따라서, 감소된 스위칭 전류로 구동될 수 있는 자기 기억 소자가 제공될 수 있다. 또한, 상기 도전 브릿지는 도전 원소들의 이동에 의해 형성되므로 이를 포함하는 자기 기억 소자는 용이한 공정으로 형성될 수 있다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 비휘발성 기억 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1을 참조하여 본 발명의 일 실시예에 따른 자기 기억 소자가 설명된다. 기판(10) 상에 제1 도전 패턴(22)이 배치될 수 있다. 상기 기판(10)은 도전 영역 및/또는 절연 영역을 포함하며, 실리콘 기반의 반도체 기판 일 수 있으나 이에 의해 한정되지 않는다. 상기 제1 도전 패턴(22) 상에 가이드막(30), 절연막(43), 자유막(53) 및 기준막(70)이 차례로 적층될 수 있다. 상기 절연막(43)은 도전 브릿지(45)를 포함할 수 있다.
상기 자유막(55)은 강자성체를 포함할 수 있다. 상기 자유막(55)의 자화방향은 제1 방향 또는 상기 제1 방향에 반평행한 제2 방향으로 가변될 수 있다. 예를 들어, 상기 자유막(55)의 자화방향은 상기 기준막(70) 또는 상기 가이드막(30)에서 제공되는 전자들에 의해 제어될 수 있다. 상기 자유막(55)은 상기 가이드막(30)과 상기 기준막(70) 사이에 개재될 수 있다. 상기 가이드막(30)과 상기 자유막(55) 사이에 절연막(43)이 개재될 수 있다. 상기 자유막(55)은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 기준막(70)은 일방향으로 고정된 자화방향을 갖는 막일 수 있다. 상기 기준막(70)은 자기 기억 셀의 읽기 동작 시 기준(reference)역할을 할 수 있다. 구체적으로, 상기 기준막(70)의 자화방향과 상기 자유막(55)의 자화방향의 평행 여부에 따른 자기터널접합의 저항값 차이에 의해, 상기 자기 기억 셀의 읽기 동작이 수행될 수 있다. 상기 기준막(70)은 또한, 상기 자기 기억 셀의 쓰기 동작시 상기 자유막(55)에 제공되는 전자들의 스핀 방향을 제어할 수 있다. 구체적으로, 상기 기준막(70)은 상기 기준막(70)의 자화방향과 평행한 스핀을 갖는 전자를 통과시키거나, 상기 기준막(70)의 자화방향과 반평행한 스핀을 갖는 전자를 통과시키지 않음으로써, 상기 자유막(55)에 제공되는 전자들의 스핀 방향을 제어할 수 있다.
상기 기준막(70)은 강자성체를 포함할 수 있다. 상기 기준막(70)은 상기 자유막(55)과 터널 베리어(63)를 통해 연결될 수 있다. 전자들은 터널 베리어막(63)을 터널링함으로써, 상기 기준막(70)과 상기 자유막(55) 간에 이동될 수 있다.
상기 기준막(70)은 예를 들어, 차례로 적층된 기준 자성막(71), 비자성막(73), 보조 자성막(75) 및 기준 고정막(77)을 포함할 수 있다. 상기 기준 자성막(71)이 상기 터널 베리어막(63)에 인접할 수 있다. 이 경우, 상기 기준 고정막(77)에 의해 상기 보조 자성막(75)의 자화방향이 고정될 수 있다. 상기 비자성막(73)에 의해 상기 기준 자성막(71)은 상기 보조 자성막(75)과 서로 반평행한 자화방향을 갖도록 고정될 수 있다. 상기 보조 자성막(75)은 상기 기준 자성막(71)과 반평행한 자화방향을 가짐으로써, 상기 기준 자성막(71)의 자화 방향이 상기 자유막(55)에 미치는 영향을 감소시킬 수 있다.
상기 기준 자성막(71) 및 상기 보조 자성막(75)은 강자성체를 포함할 수 있 다. 상기 기준 자성막(71) 및 상기 보조 자성막(75)은 예로써, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 기준 자성막(71) 및 보조 자성막(75)은 서로 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다.
상기 기준 고정막(77)은 반강자성체를 포함할 수 있다. 상기 기준 고정막(77)은 상기 보조 자성막(75)의 자화방향을 고정시킬 수 있다. 상기 기준 고정막(77)은 예를 들어, PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 터널 베리어막(63)은 상기 기준막(70)과 상기 자유막(55) 사이에 배치될 수 있다. 상기 터널 베리어막(63)은 전자들이 터널링할 수 있는 두께를 가질 수 있다. 상기 터널 베리어막(63)은 예를 들어, 마그네슘 산화물 또는 알루미늄 산화물을 포함할 수 있다.
상기 가이드막(30)은 일방향으로 고정된 자화방향을 갖는 막을 포함할 수 있다. 상기 가이드막(30)은 예를 들어, 가이드 자성막(35)과 가이드 고정막(33)을 포함할 수 있다. 상기 가이드 자성막(35)은 강자성체를 포함할 수 있다. 상기 가이드 자성막(35)은 반강자성체를 포함하는 상기 가이드 고정막(33)에 의해 고정된 자화방향을 가질 수 있다. 상기 가이드 자성막(35)은 상기 가이드 자성막(35)의 자화방향과 평행한 스핀방향을 갖는 전자들을 주로 통과시킬 수 있다. 이에 의해 상기 가 이드 자성막(35)을 통해 상기 자유막(55)에 제공되는 전자들의 다수는 상기 가이드 자성막(35)과 동일한 방향의 스핀을 가질 수 있다.
상기 가이드 자성막(35)은 예로써, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 가이드 고정막(33)은 예로써, PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 절연막(43)은 예를 들어, 산화막, 질화막, 칼코겐 화합물 또는 이들의 조합을 포함할 수 있다. 상기 절연막(43)은 결정구조가 치밀하지 않은 상태일 수 있다.
상기 도전 브릿지(45)는 상기 가이드막(30)과 상기 자유막(55)을 전기적으로 접속시킬 수 있다. 상기 도전 브릿지(45)는 상기 절연막(43) 내를 이동할 수 있는 도전 원소들을 포함할 수 있다. 상기 도전 원소들은 수소보다 큰 표준 환원 전위를 갖는 원소들일 수 있다. 상기 도전 원소들은 예를 들어, 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 티타늄(Ti), 루테늄(Ru) 및 이리듐(Ir) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 도전 브릿지(45)는 매우 미세한 폭을 가질 수 있다. 예를 들어, 상기 도전 브릿지의 폭(w)은 수 개 내지 수십 개의 상기 도전 원소들이 옆으로 결합된 구조체의 폭일 수 있다. 이와는 달리, 상기 도전 브릿지(45)의 폭은 상기 도전 원 소의 폭을 가질 수도 있다.
상기 도전 브릿지(45)는 매우 미세한 폭을 가지므로, 상기 도전 브릿지(45)를 지나는 전류의 밀도가 증가될 수 있다. 따라서, 자기 기억 셀의 쓰기 동작시 스위칭 전류가 감소될 수 있다. 특히, 상기 도전 브릿지(45)의 폭은 수 개 내지 수 십개의 상기 도전 원소들의 폭들의 합으로 매우 미세화될 수 있다. 그 결과, 스위칭 전류량을 최소화하여, 저소비전력화된 자기 기억 소자를 구현할 수 있다. 또한, 소비 전력의 감소로 자기 기억 소자의 집적도도 향상될 수 있다.
상기 가이드막(30) 및 자유막(55) 간의 거리는 스핀 확산 길이보다 짧은 것이 바람직하다. 상기 스핀 확산 길이란 전자의 스핀이 변환되지 않은 채로 확산될 수 있는 최대 길이로 정의할 수 있다. 예를 들어, 상기 도전 브릿지(45)의 길이(L), 즉 상기 도전 브릿지(45)에 의해 연결되는 가이드막(30)과 자유막(55)의 거리는 스핀 확산길이보다 짧을 수 있다. 이에 의해, 전자가 상기 가이드막(30)과 자유막(55) 사이를 이동시, 상기 전자의 스핀 방향이 변화하지 않고 이동할 수 있다.
상기 절연막(43)과 상기 가이드막(30) 사이에 확산 방지막(37)이 더 개재될 수 있다. 상기 확산 방지막(37)은 상기 도전 브릿지(45)를 이루는 상기 도전 원소들이 확산되는 것을 방지할 수 있다. 상기 확산 방지막(37)은 상기 도전 원소들에 대한 용해도가 낮은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 확산 방지막(37)은 코발트(Co), 크롬(Cr), 루테늄(Ru), 탄탈륨(Ta) 및 이리듐(Ir)에서 선택된 적어도 하나일 수 있다. 상기 확산 방지막(37)이 더 개재되는 경우, 상기 도전 브릿지(45)의 길이(L)와 상기 확산 방지막(37)의 두께의 합이 스핀 확산길이보다 짧을 수 있다.
다시 도 1을 참조하여, 본 발명의 일 실시예에 따른 자기 기억 소자의 프로그래밍 방법이 설명된다. 도 1을 참조하면, 가이드막(30)은 고정된 자화방향을 갖는 막을 포함할 수 있다. 예를 들어, 상기 가이드막(30)은 제1 방향으로 고정된 자화방향을 갖는 가이드 자성막(35)을 포함할 수 있다. 상기 자유막(55)의 자화 방향은 가변적일 수 있다. 상기 자유막(55) 상의 기준막(70)은 자화방향이 고정된 막을 포함할 수 있다. 예를 들어, 상기 기준막(70)은 상기 제1 방향으로 고정된 자화방향을 갖는 기준 자성막(71)을 포함할 수 있다. 이 경우에 상기 보조 자성막(75)은 제2 방향의 자화방향을 가질 수 있다. 상기 비자성막(73)은 상기 기준 자성막(71) 및 상기 보조 자성막(75)이 서로 반평행한 자화방향을 갖도록 고정시킬 수 있다.
제1 프로그램 동작을 설명하면, 상기 제2 도전 패턴(92)에서 상기 제1 도전 패턴(22)으로 향하는 방향으로 전류가 흐르도록 전압이 인가될 수 있다. 즉, 제1 도전 패턴(22)에서 제2 도전 패턴(92) 방향으로 전자들이 이동될 수 있다. 상기 전자들은 상기 제1 방향의 스핀을 가진 전자들 및 상기 제2 방향의 스핀을 가진 전자들을 포함할 수 있다. 상기 전자들은 상기 가이드 고정막(33) 및 가이드 자성막(35)을 통과할 수 있다. 상기 가이드 자성막(35)을 통과한 전자들은 상기 제1 방향의 스핀을 갖는 다수 전자들과 상기 제2 방향의 스핀을 갖는 소수 전자들을 포함할 수 있다.
상기 다수 전자들 및 상기 소수 전자들은 도전 브릿지(45), 상기 자유막(55) 및 상기 터널 베리어막(63)을 통과하여 상기 기준 자성막(71)으로 이동될 수 있다. 상기 기준 자성막(71)은 상기 제1 방향의 자화방향을 가지므로, 상기 다수 전자들은 대부분 상기 기준 자성막(71)을 통과할 수 있으나, 상기 소수 전자들은 상기 기준 자성막(71)을 통과하지 못하고 자유막(55)에 축적될 수 있다. 특히, 상기 터널 베리어막(63)은 상기 소수 전자들이 상기 자유막(55)에 축적되는 것을 보조할 수 있다. 축적된 상기 소수 전자들은 상기 자유막(55)에 상기 제2 방향의 스핀을 전달할 수 있다. 이로써, 스핀-토크 메카니즘(spin-torque mechanism)에 의하여, 상기 자유막(55)의 자화 방향은 상기 제2 방향으로 변경될 수 있다. 이에 의해 상기 자유막(55)은 제2 자화방향을 가질 수 있다. 이 경우, 상기 기준 자성막(71)과 상기 자유막(55)의 자화방향들은 서로 반평행하므로, 상기 기준 자성막(71) 및 상기 자유막(55)을 포함하는 자기터널접합은 큰 저항값을 가질 수 있다.
제2 프로그램 동작을 설명하면, 상기 제2 프로그램 동작의 전류는 상기 제1 프로그램 동작의 전류 방향과 반평행한 방향으로 제공될 수 있다. 다시 말해, 전자는 제2 도전 패턴(92)에서 제1 도전 패턴(22)으로 이동될 수 있다. 상기 전자들은 제1 방향 및 제2 방향의 스핀을 갖는 전자들을 포함할 수 있다. 상기 전자들은 기준 고정막(77)을 거쳐 기준 자성막(71)으로 이동된다. 상기 기준 자성막(71)을 통과한 전자들은 상기 제1 방향의 스핀을 갖는 다수 전자들과 상기 제2 방향의 스핀을 갖는 소수 전자들을 포함할 수 있다.
상기 다수 전자들은 터널 베리어막(63)을 통과하여 상기 자유막(55)에 상기 제1 방향의 스핀을 전달할 수 있다. 이에 의해 상기 자유막(55)은 상기 제1 방향의 자화방향을 가질 수 있다. 상기 소수 전자들은 상기 도전 브릿지(45)를 경우하여 상기 가이드막(30)으로 이동될 수 있다. 즉, 상기 소수 전자들은 상기 자유막(55)에 축적되지 않을 수 있다. 이로써, 상기 자유막(55)이 상기 기준 자성막(71)과 평행한 상기 제1 방향의 자화방향을 가질 수 있다. 제2 방향의 자화방향을 갖는 상기 자유막(55)과 상기 기준 자성막(71)을 포함하는 자기터널접합은 상기 제1 프로그램 동작시의 자기터널접합보다 낮은 저항값을 가질 수 있다. 이에 의해 자기 기억 셀에 데이터가 기입/판독 될 수 있다.
다시 도 1을 참조하여, 본 발명의 실시예들에 따른 자기 기억 셀의 다른 프로그램 동작이 설명된다.
가이드막(30)은 제1 방향의 자화방향을 갖는 막을 포함할 수 있다. 예를 들어, 상기 가이드막(30)은 제1 방향으로 자화된 가이드 자성막(35)을 포함할 수 있다. 상기 기준막(70)은 고정된 자화방향을 갖되, 상기 가이드 자성막(35)과 반평행한 자화방향을 갖는 막을 포함할 수 있다. 예를 들어, 상기 기준막(70)의 기준 자성막(71)은 상기 제1 방향에 반평행한 제2 방향의 자화 방향을 가질 수 있다. 이 경우에 보조 자성막(75)은 상기 제1 방향의 자화방향을 가질 수 있다.
상기 가이드막(30)이 상기 제1 방향으로 고정된 자화 방향을 갖고, 상기 기준막(70)이 상기 제2 방향으로 고정된 자화 방향을 갖는 경우의 제1 프로그램 동작을 설명한다. 제2 도전 패턴(92)에서 제1 도전 패턴(22)을 향하는 방향으로 전류가 제공될 수 있다. 전자들은 상기 제1 도전 패턴(22)에서 상기 제2 도전 패턴(92)방향으로 이동될 수 있다. 상기 전자들은 제1 방향 및 상기 제1 방향에 반평행한 제2 방향의 스핀을 갖는 전자들을 포함할 수 있다. 상기 전자들은 제1 방향의 자화방향 을 갖는 가이드 자성막(35)을 통과할 수 있다. 상기 가이드 자성막(35)을 통과한 전자들은 제1 방향의 스핀을 갖는 다수 전자들과 제2 방향의 스핀을 갖는 소수 전자들을 포함할 수 있다. 상기 가이드 자성막(35)을 통과한 전자들은 도전 브릿지(45) 및 자유막(55)을 통과하여 기준 자성막(71)에 제공될 수 있다.
상기 다수 전자들은 상기 기준 자성막(71)의 자화 방향과 반평행한 스핀을 가지므로, 상기 다수 전자들의 대부분은 상기 기준 자성막(71)을 통과하지 못할 수 있다. 상기 기준 자성막(71)을 통과하지 못한 다수 전자들은 상기 자유막(55)에 축적될 수 있다. 이때, 상기 터널 베리어막(63)은 상기 기준 자성막(71)을 통과하지 못한 다수 전자들이 자유막(63)에 축적되는 것에 도움을 줄 수 있다. 상기 자유막(55)에 축적된 상기 다수 전자들은 상기 자유막(55)에 상기 제1 방향의 스핀을 전달할 수 있다. 이에 의해 상기 자유막(55)은 제1 방향의 자화방향을 가질 수 있다. 상기 자유막(55)의 자화방향과 상기 기준 자성막(71)의 자화방향은 반평행하므로, 이에 의해 형성되는 자기터널접합의 저항값은 높을 수 있다.
상기 가이드막(30)이 상기 제1 방향으로 고정된 자화 방향을 갖고, 상기 기준막(70)이 상기 제2 방향으로 고정된 자화 방향을 갖는 경우의 제1 프로그램 동작을 설명한다. 제1 도전 패턴(22)에서 제2 도전 패턴(92)으로 향하는 전류가 제공될 수 있다. 전자들은 제2 도전 패턴(92)에서 제1 도전 패턴(22) 방향으로 이동될 수 있다. 상기 제2 도전 패턴(92)을 통해 제공된 전자들은 기준 고정막(77), 보조 자성막(75) 및 비자성막(73)을 통과한 후, 기준 자성막(71)을 통과할 수 있다. 상기 기준 자성막(71)을 통과한 전자들은 제2 방향의 스핀을 갖는 다수 전자들과 제1 방 향의 스핀을 갖는 소수 전자들을 포함할 수 있다. 상기 다수 전자들은 자유막(55)에 상기 제2 방향의 스핀을 전달할 수 있다. 이에 의해 상기 자유막(55)은 제2 방향의 자화방향을 가질 수 있다. 상기 기준 자성막(71)과 상기 자유막(55)은 평행한 자화방향을 가지므로 이에 의해 형성되는 자기터널접합의 저항값은 상기 제1 프로그램 동작시의 자기터널접합의 저항값보다 낮을 수 있다. 이러한 저항값의 차이로 자기 기억 셀에 데이터를 기입/판독할 수 있다.
상술한 도 1의 자기 기억 소자는 가이드막(30)이 자유막(55) 아래에 배치되고, 기준막(70)이 자유막(55) 위에 배치된다. 이와는 달리, 가이드막(30), 자유막(55) 및 기준막(70)은 다른 형태로 적층될 수 있다. 이를 도 2를 참조하여 설명한다. 기판(10) 상에 제1 도전 패턴(22)이 제공될 수 있다. 상기 제1 도전 패턴(22) 상에 차례로 적층된 기준막(70), 터널 베리어막(63), 자유막(55), 도전 브릿지(45)를 포함하는 절연막(43) 및 가이드막(30)이 위치할 수 있다. 도 1과 달리, 상기 확산 방지막(37)은 상기 절연막(43) 및 상기 자유막(55) 사이에 더 개재될 수 있다. 상기 가이드막(30) 상에 캐핑막(82) 및 제2 도전 패턴(92)이 더 배치될 수 있다.
상기 기준막(70)은 상기 제1 도전 패턴(22) 상에 기준 고정막(77), 보조 자성막(75), 비자성막(73) 및 기준 자성막(71)이 차례로 적층된 구조일 수 있다. 상기 가이드막(30)은 상기 절연막(43) 상에 가이드 고정막(33)과 가이드 자성막(35)이 차례로 적층된 구조일 수 있다. 도 2를 참조하여 설명된 자기 기억 소자 역시 상술한 도 1과 유사한 방법으로 프로그램될 수 있다.
도 3 내지 도 5를 참조하여, 본 발명의 다른 실시예에 따른 자기 기억 소자의 형성방법이 설명된다. 도 3을 참조하면, 기판(10) 상에 제1 도전 패턴(22)이 형성된다. 상기 기판(10)은 도전 영역 및/또는 절연 영역을 포함하는 실리콘 기반의 반도체 기판일 수 있다. 상기 제1 도전 패턴(22)은 금속, 금속 산화물, 금속 질화물 및 도핑된 반도체 중에서 선택된 적어도 하나로 형성될 수 있다.
상기 제1 도전 패턴(22)의 일면을 덮는 가이드막(30)이 형성된다. 상기 가이드막(30)은 단일의 막 또는 복수의 막이 적층된 구조로 형성될 수 있다. 예를 들어, 상기 가이드막(30)의 형성 방법은 상기 제1 도전 패턴(22)과 접하는 가이드 고정막(33)을 형성한 후, 상기 가이드 고정막(33)과 접하는 가이드 자성막(35)을 형성하는 것을 포함할 수 있다.
상기 가이드 고정막(33)은 반강자성(anti-ferromagnetic) 물질을 포함하도록 형성될 수 있다. 예를 들어, 상기 가이드 고정막(33)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함하도록 형성될 수 있다.
상기 가이드 자성막(35)은 강자성 물질(ferromagnetic material)로 형성될 수 있다. 예를 들어, 상기 가이드 자성막(35)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 가이드 자성막(35) 상에 확산 방지막(37)이 형성될 수 있다. 상기 확산 방지막(37)은 후술할 도전막을 이루는 도전 원소들에 대해 용해도가 작은 물질을 포함할 수 있다. 예를 들어, 상기 확산 방지막(37)은 코발트(Co), 크롬(Cr), 루테늄(Ru), 탄탈륨(Ta) 및 이리듐(Ir) 중에서 선택된 적어도 하나일 수 있다.
상기 확산 방지막(37) 상에 절연막(43)이 형성될 수 있다. 상기 절연막(43)은 산화물, 질화물, 칼코겐 화합물 또는 이들의 조합을 포함할 수 있다. 상기 절연막(43)은 상기 절연막(43)은 결정구조가 치밀하지 않은 상태일 수 있다. 예를 들어, 상기 절연막(43)은 SOG로 형성될 수 있다. 상기 절연막(43)은 상기 가이드 자성막(35)을 향하는 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함할 수 있다.
상기 절연막(43) 상에 도전막(44)이 형성될 수 있다. 상기 도전막(44)은 수소보다 큰 표준환원전위값을 갖는 도전 원소들을 포함하도록 형성될 수 있다. 예를 들어, 상기 도전막(44)은 구리, 은, 금, 백금, 티타늄, 루테늄 및 이리듐 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 도전막(44)은 상기 절연막(43) 상에 증착될 수 있다.
도 4를 참조하면, 상기 도전막(44)의 도전 원소들의 일부를 상기 절연막(43) 내로 이동시켜 도전 브릿지(45)를 형성할 수 있다. 상기 도전 브릿지(45)의 일면은 가이드막(30)과 전기적으로 접속될 수 있다. 상기 절연막(43)과 상기 가이드막(30) 사이에 확산 방지막(37)이 개재되는 경우, 상기 도전 브릿지(45)의 일면은 상기 확산 방지막(37)에 의해 상기 가이드막(30)과 전기적으로 접속될 수 있다.
상기 도전 브릿지(45)는 상기 도전 원소들의 확산에 의해서 형성될 수 있다. 상기 도전막(44)을 상기 절연막(43)에 증착시, 증착을 위해 제공되는 에너지에 의 해서 상기 도전 원소들이 상기 절연막(43) 내로 확산될 수 있다.
상술한 바대로 상기 도전 브릿지(45)는 상기 도전 원소들을 이동시켜 형성될 수 있다. 따라서 상기 도전 브릿지(45)의 형성시에 포토리소그라피 공정이 수행되지 않을 수 있다. 그 결과 공정용이성이 향상될 수 있다.
상기 도전 브릿지(45)는 상기 절연막(43)의 제1 면 및 제2 면에 각각 다른 전압을 제공하여 형성될 수 있다. 예컨대, 상기 제1 면에 제1 전압을 인가하고, 상기 제2 면에 상기 제1 전압보다 높은 제2 전압을 인가할 수 있다. 이로써 상기 도전막(44) 내의 도전 원소들의 적어도 일부는 양이온 상태로 변환되어 상기 제1 면을 향하여 이동될 수 있다. 이 경우에, 상기 제1 면으로부터 전자들이 공급되어 상기 이동되는 양이온 상태의 도전 원소들과 결합될 수 있다. 그 결과, 상기 도전 브릿지(45)가 형성될 수 있다. 상기 제1 전압은 상기 확산 방지막 및/또는 상기 가이드막(30)을 통하여 공급되고, 상기 제2 전압은 상기 도전막(44)을 통하여 공급될 수 있다. 상기 제1 및 제2 전압들은 상기 도전막(44)을 형성한 직후에 웨이퍼의 가장자리를 통하여 공급될 수 있다. 이와는 달리, 자기 기억 소자의 완성 후에, 상기 제1 및 제2 전압들을 도 1 또는 도 2의 제1 및 제2 도전패턴들에 각각 인가하여, 상기 도전 브릿지(45)를 형성할 수도 있다. 제공되는 상기 전압의 크기에 의해 상기 도전 브릿지(45)의 폭(w) 및/또는 개수가 결정될 수 있다. 이로써, 공정 재현성이 확보될 수 있다.
도전막(44) 내의 도전 원소들을 이동시키는 다른 방법으로, 상기 도전막(44) 상에 자외선이 조사될 수 있다. 상기 자외선은 상기 도전 원소들 및/또는 상기 도 전 원소들의 양이온이 상기 절연막(43) 내로 이동되는 것을 촉진시킬 수 있다. 상기 자외선의 에너지, 조사되는 시간 등을 제어하여 상기 도전 브릿지의 형성 정도가 제어될 수 있다. 조사되는 상기 자외선의 조건에 따라, 상기 도전 브릿지(45)의 폭 및 개수가 조절될 수 있다.
도시된 바와 달리, 상기 도전 브릿지(45)는 도전막(44)의 형성없이 형성될 수 있다. 예를 들어, 상기 절연막(43)이 상기 도전 원소들을 내포할 수 있다. 상기 도전 원소들은 상기 절연막(43) 내에 실질적으로 균일하게 분포할 수 있다. 상기 가이드막(30) 상에 상기 도전 원소들을 포함하는 상기 절연막(30)이 증착될 수 있다. 증착시, 상기 절연막(43) 내의 도전 원소들은 서로 이격될 수 있다. 즉, 증착한 직후에 상기 절연막(43) 내에는 도전 브릿지(45)가 존재하지 않을 수 있다. 상기 증착된 절연막(43)의 제1 면 및 제2 면에 상기 제1 전압 및 제2 전압을 각각 인가하여, 상기 절연막(43) 내의 도전 원소들을 이동시킬 수 있다. 이로써, 상기 도전 브릿지(45)가 형성될 수 있다. 상기 제1 및 제2 전압들은 상기 도전 원소를 포함한 절연막(43)을 증착한 직후에 제공될 수 있다. 이와는 달리, 상기 제1 및 제2 전압들은 상기 기억 소자가 완성된 후에, 도 1또는 도 2의 제1 및 제2 도전 패턴들(22, 92)을 통하여 제공될 수도 있다. 상기 도전 브릿지(45)는 상기 전압에 의해 상기 도전 원소들이 이동하여 형성될 수 있다. 이때, 상기 절연막(43)은 도전 원소들을 포함하는 절연물질로 형성될 수 있다. 예를 들어, 상기 절연막(43)은 구리, 은, 금, 백금, 티타늄, 루테늄 및 이리듐 중에서 선택된 적어도 하나를 포함하는 산화막일 수 있다.
상기 도전 브릿지(45)는 미세한 폭(w)을 갖도록 형성될 수 있다. 상기 도전 브릿지(45)는 상기 도전 원소 수 개 내지 수 십개의 직경의 합에 대응하는 폭을 갖도록 형성될 수 있다. 이와 달리, 상기 도전 브릿지(45)는 도전 원소 1개의 직경과 동일한 폭을 갖도록 형성될 수 있다. 상기 도전 브릿지(45)는 스핀 확산길이보다 짧은 길이(L)를 갖도록 형성될 수 있다. 이는 상기 절연막(43)을 스핀 확산길이보다 짧은 두께로 형성하여 조절될 수 있다.
상기 도전 브릿지(45)의 형성 이후, 상기 도전막(44)은 제거될 수 있다. 상기 도전막(44)은 상기 도전 브릿지(45)를 크게 손상시키지 않는 제거방식에 의해 제거될 수 있다. 예를 들어, 상기 도전막(44)은 화학기계적연마(Chemical Mechanical Polishing:CMP) 또는 습식 식각에 의해 제거될 수 있다. 필요에 따라, 상기 도전막(44)은 제거되지 않을 수 있다.
도 5를 참조하면, 상기 절연막(43) 상에 자유막(55)이 형성된다. 상기 자유막(55)은 강자성막으로 형성될 수 있다. 상기 자유막(55)은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함하도록 형성될 수 있다.
상기 자유막(55) 상에 터널 베리어막(63)이 형성될 수 있다. 상기 터널 베리어막(63)은 마그네슘 산화물 또는 알루미늄 산화물을 포함하도록 형성될 수 있다. 상기 터널 베리어막(63)은 전자들이 터널링할 수 있도록 얇은 두께로 형성될 수 있 다.
상기 터널 베리어막(63) 상에 기준막(70)이 형성될 수 있다. 상기 기준막(70)은 자화방향이 일방향으로 고정된 막을 포함하도록 형성될 수 있다. 예를 들어, 상기 기준막(70)은 일방향으로 고정된 자화방향을 갖는 기준 자성막(71), 비자성막(73) 및 상기 기준 자성막(71)의 자화방향과 반평행한 자화방향을 갖는 보조 자성막(75)의 적층을 포함하여 형성될 수 있다. 상기 기준막(70) 상에 상기 기준막(70)의 자화방향을 고정시키는 기준 고정막(77)이 더 형성될 수 있다.
상기 기준 자성막(71)은 강자성의 물질로 형성될 수 있다. 상기 기준 자성막(71)은 CoFeB, CoFe, Fe, Co, Ni, Gd, Dy, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함하도록 형성될 수 있다.
상기 비자성막(73)은 루테늄을 포함할 수 있고, 상기 강자성막(75)은 CoFeB, CoFe, Fe, Co, Ni, Gd, Dy, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함하도록 형성될 수 있다.
상기 기준 고정막(77)은 반강자성 물질을 포함하도록 형성될 수 있다. 예를 들어, 상기 기준 고정막(77)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함하도록 형성될 수 있다.
다시 도 1을 참조하면, 상기 기준막(70) 상에 캐핑막(82) 및 제2 도전 패턴(92)이 형성된다. 상기 캐핑막(82) 및 상기 제2 도전 패턴(92)은 도핑된 반도체, 금속, 금속산화물, 금속질화물 또는 이들의 조합을 포함하는 도전 물질을 포함하도록 형성될 수 있다.
도 6 내지 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 형성방법이 설명된다. 도 3 내지 도 5를 참조하여 설명된 내용과 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 기판(10) 상에 제1 도전패턴(22), 기준막(70), 터널 베리어막(63) 및 자유막(55)이 차례로 형성된다. 상기 기준막(70)은 기준 고정막(77), 보조 자성막(75), 비자성막(73) 및 기준 자성막(71)을 차례로 적층하여 형성될 수 있다. 상기 자유막(55)은 강자성체를 포함하도록 형성될 수 있다.
도 7을 참조하면, 상기 자유막(55) 상에 확산 방지막(37)이 형성된다. 상기 확산 방지막(37)은 후술할 도전 원소들이 소자 내로 확산하여 소자의 특성을 열화시키는 것을 방지하기 위해 형성될 수 있다. 상기 확산 방지막(37)은 도전 브릿지가 형성되는 절연막의 형성 이전에 형성될 수 있다.
상기 확산 방지막(37) 상에 절연막(43)이 형성될 수 있다. 상기 절연막(43) 상에 도전 원소들을 포함하는 도전막(44)이 형성될 수 있다. 상기 도전 원소들은 상기 도전막(44)으로부터 상기 절연막(43) 내로 이동하여, 도전 브릿지(45)를 형성할 수 있다.
다시 도 2를 참조하면, 상기 확산 방지막(37) 상에 가이드막(30), 캐핑막(82) 및 제2 도전패턴(92)이 형성될 수 있다. 상기 가이드막(30)은 가이드 자성막(35)과 가이드 고정막(33)을 차례로 적층하여 형성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자를 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 자기 기억 소자를 설명하기 위한 도면이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 형성방법을 설명하기 위한 도면들이다.
도 6 내지 도 7은 본 발명의 다른 실시예에 따른 자기 기억 소자의 형성방법을 설명하기 위한 도면들이다.

Claims (20)

  1. 기판 상에 자유막을 형성하고;
    상기 자유막 상에 절연막을 형성하고;
    상기 절연막 상에 도전막을 형성하고; 그리고
    상기 도전막으로부터 상기 절연막으로 도전 원소를 이동시켜, 상기 절연막을 관통하여 상기 자유막과 전기적으로 연결되는 도전브릿지를 형성하는 것을;
    포함하는 자기 기억 소자의 형성방법.
  2. 기판 상에 가이드막을 형성하고;
    상기 가이드막 상에 확산방지막을 형성하고;
    상기 확산방지막 상에 절연막을 형성하고;
    상기 절연막 상에 도전막을 형성하고; 그리고
    상기 도전막으로부터 상기 절연막으로 도전 원소를 이동시켜, 상기 절연막을 관통하여 상기 가이드막과 전기적으로 연결되는 도전브릿지를 형성하는 것을;
    포함하는 자기 기억 소자의 형성방법.
  3. 청구항 2에 있어서,
    상기 도전브릿지를 형성하는 것은:
    상기 절연막에 전압을 인가하여 상기 절연막을 가로질러 퍼텐셜 차이를 제공하는 것을 포함하는 자기 기억 소자의 형성방법.
  4. 청구항 2에 있어서,
    상기 도전브릿지를 형성하는 것은:
    상기 도전막을 자외선에 노출시키는 것을 포함하는 자기 기억 소자의 형성방법.
  5. 기판 상에 기준막을 형성하고;
    상기 기준막 상에 터널배리어막을 형성하고;
    상기 터널배리어막 상에 자유막을 형성하고;
    상기 자유막 상에 확산방지막을 형성하고;
    상기 확산방지막 상에 절연막을 형성하고;
    상기 절연막 상에 도전막을 형성하고;
    상기 도전막으로부터 상기 절연막으로 도전 원소를 이동시켜, 상기 절연막을 관통하여 상기 자유막과 전기적으로 연결되는 도전브릿지를 형성하고;
    상기 도전막의 나머지 부분들을 제거하여 상기 도전브릿지가 형성된 상기 절연막을 노출시키고; 그리고
    상기 도전브릿지가 형성된 상기 노출된 절연막 상에 가이드막을 형성하는 것을;
    포함하는 자기 기억 소자의 형성방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판 상에 제공된 가이드막;
    상기 가이드막 상에 제공된 확산방지막;
    상기 확산방지막 상에 제공된 절연막;
    상기 절연막 상에 제공되고, 상기 절연막을 노출시키도록 일부 제거된 도전막;
    상기 절연막을 관통하여 상기 가이드막과 전기적으로 연결된 도전브릿지;
    상기 관통하는 도전브릿지가 제공되어 있는 노출된 절연막 상에 제공된 자유막;
    상기 자유막 상에 제공된 터널배리어막; 및
    상기 터널배리어막 상에 제공된 기준막을;
    포함하는 자기 기억 소자.
  15. 청구항 14에 있어서
    상기 기준막은 상기 절연막과 반대되는 상기 자유막의 일측면 상에서 일방향으로 고정된 자화방향을 가지며,
    상기 터널배리어막은 상기 기준막과 상기 자유막 사이에 개재되는 자기 기억 소자.
  16. 청구항 14에 있어서,
    상기 자유막과 상기 가이드막은 각각 강자성 물질을 포함하는 자기 기억 소자.
  17. 청구항 14에 있어서,
    상기 도전브릿지는 도전 원소를 포함하고,
    상기 도전브릿지는 복수개의 도전브릿지들을 포함하되, 상기 복수개의 도전브릿지들 각각은 상기 도전 원소 100개의 직경의 합보다 작은 폭을 갖는 자기 기억 소자.
  18. 청구항 14에 있어서,
    상기 기준막으로부터 상기 가이드막으로 전류가 흐를 때 상기 기준막과 상기 자유막의 자화 방향들은 반평행하고,
    상기 가이드막으로부터 상기 기준막으로 전류가 흐를 때 상기 기준막과 상기 자유막의 자화 방향들은 평행한 자기 기억 소자.
  19. 삭제
  20. 삭제
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