KR102572158B1 - 자기 기억 소자 - Google Patents

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Abstract

자기 기억 소자는 기판 상의 자기터널접합 패턴, 상기 기판과 상기 자기터널접합 패턴 사이의 제1 도전 패턴, 및 상기 제1 도전 패턴의 양 단부에 각각 연결되는 제2 도전 패턴들을 포함한다. 상기 제2 도전 패턴들의 각각은 상기 기판의 상면에 수직한 제1 방향으로 연장되는 수직부를 포함한다. 상기 제2 도전 패턴들의 각각의 상기 수직부의 상단은 상기 제1 도전 패턴의 바닥면에 연결된다.

Description

자기 기억 소자{Magnetic memory devices}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는 자기터널접합을 포함하는 자기 기억 소자에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합(Magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다. 전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
자기터널접합의 고속 스위칭을 위해, 스핀 궤도 토크(Spin Orbit Torque)를 이용한 자기 기억 소자에 대한 연구가 진행되고 있다. 스핀 궤도 토크 기반 자기 기억 소자는 도전라인 상에 자기터널접합이 배치된 구조를 가질 수 있다. 스핀 궤도 토크 기반 자기 기억 소자의 예시가 공개특허 10-2015-0018413에 개시된다. 스핀 궤도 토크 기반 자기 기억 소자의 경우, 자기터널접합의 패턴 형성을 위한 식각 공정에 의해 도전라인의 결함이 발생되는 문제가 있다.
공개특허공보 제10-2015-0018413호
본 발명이 이루고자 하는 일 기술적 과제는 결함이 최소화된 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 자기터널접합 패턴; 상기 기판과 상기 자기터널접합 패턴 사이의 제1 도전 패턴; 및 상기 제1 도전 패턴의 양 단부에 각각 연결되는 제2 도전 패턴들을 포함할 수 있다. 상기 제2 도전 패턴들의 각각은 상기 기판의 상면에 수직한 제1 방향으로 연장되는 수직부를 포함할 수 있다. 상기 제2 도전 패턴들의 각각의 상기 수직부의 상단은 상기 제1 도전 패턴의 바닥면에 연결될 수 있다.
본 발명에 따른 자기 기억 소자는, 기판 상에 서로 이격되는 한 쌍의 자기터널접합 패턴들; 상기 자기터널접합 패턴들 아래에 각각 배치되는 제1 도전 패턴들; 및 상기 자기터널접합 패턴들 사이에 배치되고, 상기 제1 도전 패턴들을 서로 연결하는 제2 도전 패턴을 포함할 수 있다. 상기 제2 도전 패턴은 평면적 관점에서 링 형태를 가질 수 있다.
본 발명의 개념에 따르면, 자기터널접합 패턴들 아래에 배치되고 상기 자기터널접합 패턴들에 스핀-궤도 토크를 가하도록 구성되는 도전 라인의 결함을 최소화할 수 있다. 더하여, 결함이 최소화된 상기 도전 라인을 용이하게 제조할 수 있다. 따라서, 결합이 최소화되고 제조가 용이한 자기 기억 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 따라 자른 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 일부를 나타내는 사시도이다.
도 4는 도전 라인(SOL)의 일 예를 나타내는, 도 2의 A부분의 확대도이다.
도 5는 도전 라인(SOL)의 다른 예를 나타내는, 도 2의 A부분의 확대도이다.
도 6은 자기터널접합 패턴(MTJ)의 일 예를 나타내는, 도 2의 A부분의 확대도이다.
도 7은 자기터널접합 패턴(MTJ)의 다른 예를 나타내는, 도 2의 A부분의 확대도이다.
도 8a 내지 도 12a는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 평면도들이다.
도 8b 내지 도 12b는 각각 도 8a 내지 도 12a의 Ⅰ-Ⅰ'에 따라 자른 단면도들이다.
도 13은 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 일부를 나타내는 사시도이다.
도 15a 내지 도 17a는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 평면도들이다.
도 15b 내지 도 17b는 각각 도 15a 내지 도 17a의 Ⅰ-Ⅰ'에 따라 자른 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'에 따라 자른 단면도이다. 도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 일부를 나타내는 사시도이다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 하부 콘택 플러그들(120) 및 상기 하부 콘택 플러그들(120) 사이의 하부 층간 절연막(110)이 배치될 수 있다. 상기 기판(100)은 반도체 기판, 및 상기 반도체 기판 상에 형성된 선택 소자들(SW)을 포함할 수 있다. 상기 반도체 기판은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 상기 선택 소자들(SW)은 전계 효과 트랜지스터들이거나 다이오드들일 수도 있다.
상기 하부 콘택 플러그들(120)은 수평적으로 서로 이격될 수 있다. 일 예로, 상기 하부 콘택 플러그들(120)은 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)을 따라 서로 이격되도록 배열될 수 있다. 상기 하부 콘택 플러그들(120)의 각각은 상기 선택 소자들(SW) 중 대응하는 선택 소자(SW)의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(120)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 하부 콘택 플러그들(120)은 상기 하부 층간 절연막(110)에 의해 서로 절연(isolated)될 수 있다. 상기 하부 층간 절연막(110)은 상기 하부 콘택 플러그들(120) 사이에 개재될 수 있고, 상기 하부 콘택 플러그들(120)의 상면들(120U)로부터 위로 돌출될 수 있다. 일 예로, 상기 하부 층간 절연막(110)은 상기 기판(100)의 상기 상면(100U)에 수직한 제2 방향(D2)을 따라 상기 하부 콘택 플러그들(120)의 상기 상면들(120U)로부터 돌출될 수 있다. 상기 하부 층간 절연막(110)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
자기터널접합 패턴들(MTJ)이 상기 하부 층간 절연막(110) 상에 배치될 수 있고, 수평적으로 서로 이격될 수 있다. 상기 자기터널접합 패턴들(MTJ)은 상기 제1 방향(D1)을 따라 서로 이격되도록 배열될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 하부 콘택 플러그들(120) 중, 서로 바로 인접하는 한 쌍의 하부 콘택 플러그들(120) 사이의 상기 하부 층간 절연막(110) 상에 배치될 수 있다. 상기 한 쌍의 하부 콘택 플러그들(120)은 상기 자기터널접합 패턴들(MTJ)의 각각의 양 측에 배치될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 제2 방향(D2)을 따라 상기 하부 층간 절연막(110) 상에 차례로 적층된 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 상기 터널 배리어 패턴(TBP)은 상기 제1 자성 패턴(MP1)과 상기 제2 자성 패턴(MP2) 사이에 개재될 수 있다. 상기 터널 배리어 패턴(TBP)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
전극 패턴들(160)이 상기 자기터널접합 패턴들(MTJ) 상에 각각 배치될 수 있다. 상기 제1 자성 패턴(MP1)은 상기 하부 층간 절연막(110)과 상기 터널 배리어 패턴(TBP) 사이에 배치될 수 있고, 상기 제2 자성 패턴(MP2)은 상기 전극 패턴들(160)의 각각과 상기 터널 배리어 패턴(TBP) 사이에 배치될 수 있다. 상기 전극 패턴들(160)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
제1 도전 패턴들(150)이 상기 자기터널접합 패턴들(MTJ) 아래에 각각 배치될 수 있다. 상기 제1 도전 패턴들(150)의 각각은 상기 자기터널접합 패턴들(MTJ)의 각각과 상기 하부 층간 절연막(110) 사이에 개재될 수 있다. 제2 도전 패턴들(130)이 상기 하부 콘택 플러그들(120) 상에 각각 배치될 수 있다. 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)은 상기 제1 방향(D1)을 따라 교대로 배치될 수 있다. 상기 제2 도전 패턴들(130) 중, 서로 바로 인접하는 한 쌍의 제2 도전 패턴들(130)은 상기 제1 도전 패턴들(150)의 각각의 양 단부(end portion)에 각각 연결될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 상기 자기터널접합 패턴들(MTJ) 사이에 배치될 수 있고, 상기 제1 도전 패턴들(150) 중, 서로 바로 인접하는 제1 도전 패턴들(150)을 서로 연결할 수 있다. 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)은 서로 연결되어 하나의 도전 라인(SOL)을 구성할 수 있다.
상기 제2 도전 패턴들(130)은 상기 하부 콘택 플러그들(120)의 상기 상면들(120U) 상에 각각 배치될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 평면적 관점에서 링(ring) 형태를 가질 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)으로부터 상기 제2 방향(D2)을 따라 연장되는 속이 빈 파이프(hollow pipe) 형태를 가질 수 있다. 일부 실시예들에 따르면, 상기 제2 도전 패턴들(130)의 각각은 하단(lower end)이 닫힌 상기 파이프 형태를 가질 수 있다. 이 경우, 상기 제2 도전 패턴들(130)의 각각은 일 단면의 관점에서 U자 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상단(upper end)은 상기 제1 도전 패턴들(150)의 바닥면들(150L)에 연결될 수 있다. 일 예로, 상기 제2 도전 패턴들(130)의 각각의 상기 상단은 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)과 접할 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 하단은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)에 접할 수 있다.
상기 제2 도전 패턴들(130)의 각각은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)으로부터 상기 제2 방향(D2)을 따라 연장되는 수직부(VP)를 포함할 수 있다. 상기 수직부(VP)는 평면적 관점에서 링(ring) 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)의 상단은 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)에 연결될 수 있다. 일 예로, 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)의 상기 상단은 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)과 접할 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)의 하단은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)에 접할 수 있다.
일부 실시예들에 따르면, 상기 제2 도전 패턴들(130)의 각각은 상기 수직부(VP)로부터 상기 기판(100)의 상기 상면(100U)에 평행하게 연장되는 수평부(HP)를 더 포함할 수 있다. 상기 수평부(HP)는 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)을 따라 연장될 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수평부(HP)는 상기 제1 방향(D1), 및 상기 기판(100)의 상기 상면(100U)에 평행하고 상기 제1 방향(D1)에 교차하는 제3 방향(D3)을 따라 연장될 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수평부(HP)는 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)에 접할 수 있다.
상기 하부 층간 절연막(110)은 상기 제2 도전 패턴들(130) 사이로 연장될 수 있다. 상기 하부 층간 절연막(110)은 상기 제2 도전 패턴들(130) 사이에 개재될 수 있고, 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)에 접할 수 있다.
절연 패턴들(140)이 상기 하부 콘택 플러그들(120)의 상기 상면들(120U) 상에 각각 배치될 수 있다. 상기 절연 패턴들(140)의 각각은 상기 제2 도전 패턴들(130)의 각각의 내부를 채울 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)는 상기 절연 패턴들(140)의 각각과 상기 하부 층간 절연막(110) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 제2 도전 패턴들(130)의 각각의 일부는 상기 절연 패턴들(140)의 각각과 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U) 사이로 연장될 수 있다. 일 예로, 상기 제2 도전 패턴들(130)의 각각의 상기 수평부(HP)는 상기 절연 패턴들(140)의 각각과 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U) 사이에 개재될 수 있다. 상기 절연 패턴들(140)의 각각의 상면(140U)은 상기 기판(100)을 향하여 리세스될 수 있다. 상기 절연 패턴들(140)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 절연 패턴들(140)은 일 예로, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상부 층간 절연막(170)이 상기 하부 층간 절연막(110) 상에 배치되어 상기 자기터널접합 패턴들(MTJ) 및 상기 전극 패턴들(160)을 덮을 수 있다. 상기 상부 층간 절연막(170)은 상기 자기터널접합 패턴들(MTJ) 및 상기 전극 패턴들(160)의 측면들을 덮을 수 있고, 상기 절연 패턴들(140)의 각각의 상기 리세스된 상면(140U)을 덮을 수 있다. 상기 상부 층간 절연막(170)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 도전 라인들(200)이 상기 상부 층간 절연막(170) 상에 배치될 수 있다. 상기 상부 도전 라인들(200)은 상기 자기터널접합 패턴들(MTJ)에 각각 연결될 수 있다. 상기 상부 도전 라인들(200)의 각각은 상기 전극 패턴들(160) 중 대응하는 전극 패턴(160)을 통해 상기 자기터널접합 패턴들(MTJ) 중 대응하는 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다. 상기 상부 도전 라인들(200)은 일 예로, 상기 제3 방향(D3)으로 연장될 수 있고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 상부 도전 라인들(200)은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 상부 도전 라인들(200)은 비트 라인들로 기능할 수 있다.
도 4는 도전 라인(SOL)의 일 예를 나타내는, 도 2의 A부분의 확대도이다.
도 2 및 도 4를 참조하면, 상기 제1 도전 패턴들(150)은 상기 자기터널접합 패턴들(MTJ)에 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 일 예로, 전류(J)가 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)을 포함하는 상기 도전 라인(SOL)을 통해 흐를 수 있다. 상기 전류(J)는 상기 제1 도전 패턴들(150)을 통해 흐르는 면 내 전류(in-plane current)일 수 있다. 상기 제1 도전 패턴들(150)은 강한 스핀-궤도 상호작용(spin-orbit interaction)을 가지도록 구성될 수 있다. 상기 제1 도전 패턴들(150) 내 상기 스핀-궤도 상호작용에 의해 상기 제1 도전 패턴들(150)을 통과하여 흐르는 상기 전류(J)는 상기 자기터널접합 패턴들(MTJ) 근처에서 스핀 분극된 전하 캐리어들(charge carriers, 일 예로, 전자들)의 축적을 야기할 수 있다. 상기 축적된 전하 캐리어들에 의해 스핀-궤도 필드(spin-orbit field)가 발생될 수 있다. 상기 스핀-궤도 필드는 상기 제1 도전 패턴들(150)의 면 내(in-plane)에 있고 상기 제1 도전 패턴들(150)을 통해 흐르는 상기 면 내 전류(J)의 방향에 수직할 수 있다. 일 예로, 상기 제1 도전 패턴들(150) 내 상기 면 내 전류(J)는 상기 제1 방향(D1)으로 흐를 수 있고, 상기 스핀-궤도 필드는 상기 제3 방향(D3)에 평행할 수 있다. 상기 제1 도전 패턴들(150) 내에 발생된 상기 스핀-궤도 필드는 상기 자기터널접합 패턴들(MTJ)에 상기 스핀-궤도 토크를 가할 수 있다. 상기 자기터널접합 패턴들(MTJ)은 상기 자기터널접합 패턴들(MTJ)의 각각 내 자유층의 자화가 상기 스핀-궤도 토크를 이용하여 스위칭되도록 구성될 수 있다.
일부 실시예들에 따르면, 상기 제1 도전 패턴들(150)은 중금속 또는 중금속으로 도핑된 물질을 포함할 수 있다. 일 예로, 상기 제1 도전 패턴들(150)은 A, 및 B로 도핑된 M 중 적어도 하나를 포함할 수 있다. 상기 A는 이트륨(Y), 지르코늄(Zr), 니이오븀(Nb), 몰리브덴(Mo), 테크네튬(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔루륨(Te), 하프늄(Hf), 탄탈럼(Ta)(고저항 비정질 β-Ta 포함), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At) 및/또는 이들의 조합들을 포함할 수 있다. 상기 B는 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 인(P), 황(S), 아연(Zn), 갈륨(Ga), 게르마늄(Ge), 비소(As), 셀레늄(Se), 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 테크네늄(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔레륨(Te), 요오드(I), 루테튬(Lu), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 이터븀(Yb) 중 적어도 하나를 포함할 수 있다. 상기 M은 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 구리(Cu), 아연(Zn), 은(Ag), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 백금(Pt) 금(Au), 수은(Hg), 납(Pb), 규소(Si), 갈륨(Ga), 갈륨망간(GaMn) 또는 갈륨비소(GaAs) 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 도전 패턴들(150)은 이리듐(Ir)으로 도핑된 구리(Cu) 및/또는 비스무트(Bi)로 도핑된 구리(Cu)를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제2 도전 패턴들(130)은 상기 제1 도전 패턴들(150)과 동일한 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 제2 도전 패턴들(130)은 상기 제1 도전 패턴들(150)과 다른 도전성 물질을 포함할 수도 있다.
도 5는 도전 라인(SOL)의 다른 예를 나타내는, 도 2의 A부분의 확대도이다.
도 2 및 도 5를 참조하면, 본 실시예들에 따르면, 상기 제1 도전 패턴들(150)의 각각은 다층 구조를 가질 수 있다. 상기 제1 도전 패턴들(150)의 각각은 상기 자기터널접합 패턴들(MTJ)의 각각과 상기 하부 층간 절연막(110) 사이에 개재되는 하부 패턴(150a), 및 상기 자기터널접합 패턴들(MTJ)의 각각과 상기 하부 패턴(150a) 사이에 개재되는 상부 패턴(150b)을 포함할 수 있다. 일 예로, 상기 하부 패턴(150a)는 자성층일 수 있고, 상기 상부 패턴(150b)은 비자성층일 수 있다.
상기 제1 도전 패턴들(150)은 상기 자기터널접합 패턴들(MTJ)에 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 본 실시예들에 따르면, 전류(J)가 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)을 포함하는 상기 도전 라인(SOL)을 통해 흐를 수 있다. 상기 전류(J)는 상기 제1 도전 패턴들(150)을 통해 흐르는 면 내 전류(in-plane current)일 수 있다. 본 실시예들에 따르면, 상기 하부 패턴(150a)은 자성층일 수 있고, 특정 방향으로 분극된 자기 모멘트를 가질 수 있다. 상기 자기 모멘트의 방향은 상기 하부 패턴(150a)의 면 내에, 면에 수직하게, 또는 면에 수직한 방향으로부터 비스듬하게 있을 수 있다. 상기 하부 패턴(150a)의 상기 자기 모멘트의 방향은 상기 자기터널접합 패턴들(MTJ)의 각각 내 자유층의 자화 용이축의 방향에 따라 선택될 수 있다.
상기 제1 도전 패턴들(150)을 통해 흐르는 상기 면 내 전류(J)의 일부는 상기 하부 패턴(150a)에 의해 스핀 분극될 수 있다. 일 예로, 상기 하부 패턴(150a) 내 전하 캐리어들(일 예로, 전자들)은 상기 하부 패턴(150a)의 상기 자기 모멘트의 방향을 따라 스핀 분극될 수 있다. 상기 스핀 분극된 전하 캐리어들은 상기 하부 패턴(150a)으로부터 상기 상부 패턴(150b)으로 흐를 수 있고, 상기 자기터널접합 패턴들(MTJ) 근처의 상기 상부 패턴(150b, 비자성층) 내에 축적될 수 있다. 상기 스핀 분극된 전하 캐리어들의 축적에 의해, 상기 자기터널접합 패턴들(MTJ)에 상기 스핀-궤도 토크(spin-orbit torque)가 가해질 수 있다. 상기 자기터널접합 패턴들(MTJ)은 상기 자기터널접합 패턴들(MTJ)의 각각 내 상기 자유층의 자화가 상기 스핀-궤도 토크를 이용하여 스위칭되도록 구성될 수 있다.
상기 하부 패턴(150a)은 철(Fe), 코발트(Co), 중 니켈(Ni) 중 적어도 하나를 포함할 수 있고, 백금(Pt), 팔라듐(Pd), 망간(Mn), 이트륨(Y), 크롬(Cr), 루테늄(Ru), 로듐(Rh), 텅스텐(W), 탄탈럼(Ta), 보론(B), 비스무트(Bi), 이리듐(Ir), 납(Pb), 질소(N), 및 산소(O) 중 적어도 하나를 더 포함할 수 있다. 상기 상부 패턴(150b)은 구리(Cu), 은(Ag), 금(Au), 탄탈럼(Ta), 텅스텐(W), 및 질소(N) 중 적어도 하나를 포함할 수 있다. 상기 하부 패턴(150a) 및 상기 상부 패턴(150b)의 물질은 상술한 개시에 한정되지 않는다.
일부 실시예들에 따르면, 상기 제2 도전 패턴들(130)은 상기 제1 도전 패턴들(150)과 다른 도전성 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 제2 도전 패턴들(130)은 상기 제1 도전 패턴들(150)과 동일한 다층 구조를 가질 수 있고, 상기 제1 도전 패턴들(150)과 동일한 물질을 포함할 수도 있다.
도 6은 자기터널접합 패턴(MTJ)의 일 예를 나타내는, 도 2의 A부분의 확대도이고, 도 7은 자기터널접합 패턴(MTJ)의 다른 예를 나타내는, 도 2의 A부분의 확대도이다.
도 6 및 도 7을 참조하면, 상기 제1 자성 패턴(MP1)은 상기 제1 도전 패턴들(150)의 각각과 상기 터널 배리어 패턴(TBP) 사이에 배치될 수 있고, 상기 제2 자성 패턴(MP2)은 상기 전극 패턴들(160)의 각각과 상기 터널 배리어 패턴(TBP) 사이에 배치될 수 있다. 상기 제2 자성 패턴(MP2)은 일 방향으로 고정된 자화방향(M2)을 갖는 기준층을 포함할 수 있고, 상기 제1 자성 패턴(MP1)은 상기 기준층의 상기 자화방향(M2)에 평행 또는 반평행하게 변경 가능한 자화방향(M1)을 갖는 자유층을 포함할 수 있다. 도 6 및 도 7은 상기 제1 자성 패턴(MP1)이 상기 자유층을 포함하고 상기 제2 자성 패턴(MP2)이 상기 기준층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 6 및 도 7에 도시된 바와 달리, 상기 제1 자성 패턴(MP1)이 상기 기준층을 포함하고 상기 제2 자성 패턴(MP2)이 상기 자유층을 포함할 수도 있다.
일 예로, 도 6에 도시된 바와 같이, 상기 자화방향들(M1, M2)은 상기 터널 배리어 패턴(TBP)과 상기 제1 자성 패턴(MP1)의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
다른 예로, 도 7에 도시된 바와 같이, 상기 자화방향들(M1, M2)은 상기 터널 배리어 패턴(TBP)과 상기 제1 자성 패턴(MP1)의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 2, 도 4, 및 도 5를 참조하여 설명한 바와 같이, 상기 제1 도전 패턴들(150)은 상기 자기터널접합 패턴들(MTJ)에 상기 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각 내 상기 자유층의 자화는 상기 스핀-궤도 토크를 이용하여 스위치될 수 있다. 본 발명의 실시예들에 따르면, 상기 자기터널접합 패턴들(MTJ)의 스위칭 동작(즉, 쓰기 동작)은 상기 스핀-궤도 토크에 기반하여 수행될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 읽기 동작은 스핀 전달 토크 메모리들과 유사한 방법으로 수행될 수 있다. 일 예로, 읽기 전류(Jr)가 도 2의 상기 상부 도전 라인들(200)을 통해 상기 자기터널접합 패턴들(MTJ)의 면에 수직인 방향으로 흐를 수 있다. 상기 읽기 전류(Jr)에 의해 상기 자기터널접합 패턴들(MTJ)의 저항 상태가 검출될 수 있다. 일 예로, 상기 자기터널접합 패턴들(MTJ)이 고저항 상태에 있는지 또는 저저항 상태에 있는지 여부가 상기 읽기 전류(Jr)에 의해 검출될 수 있다.
도 8a 내지 도 12a는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 평면도들이다. 도 8b 내지 도 12b는 각각 도 8a 내지 도 12a의 Ⅰ-Ⅰ'에 따라 자른 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 7을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자와 중복되는 설명은 생략될 수 있다. 도시의 간소화를 위해, 도 8b 내지 도 12b에서 선택 소자들의 도시는 생략되었다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 하부 층간 절연막(110)이 형성될 수 있다. 상기 기판(100)은 반도체 기판, 및 상기 반도체 기판 상에 형성된 선택 소자들(도 2의 선택 소자들(SW))을 포함할 수 있다. 하부 콘택 플러그들(120)이 상기 하부 층간 절연막(110) 내에 형성될 수 있다. 상기 하부 콘택 플러그들(120)을 형성하는 것은, 일 예로, 상기 하부 층간 절연막(110)을 관통하는 하부 콘택 홀들을 형성하는 것, 및 상기 하부 콘택 홀들 내에 상기 하부 콘택 플러그들(120)을 각각 형성하는 것을 포함할 수 있다. 상기 하부 콘택 플러그들(120)의 각각은 상기 선택 소자들 중 대응하는 하나의 일 단자에 연결되도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 하부 콘택 플러그들(120)의 상부들이 리세스되어 상기 하부 층간 절연막(110) 내에 리세스 영역들(RR)이 형성될 수 있다. 상기 리세스 영역들(RR)의 각각은 상기 하부 층간 절연막(110)의 내면 및 상기 하부 콘택 플러그들(120)의 각각의 상면(120U)을 노출할 수 있다. 다른 실시예들에 따르면, 상기 리세스 영역들(RR)을 형성하는 것은, 상기 하부 층간 절연막(110) 상에 상기 하부 콘택 플러그들(120)을 덮는 층간 절연막(미도시)을 형성하는 것, 및 상기 층간 절연막을 패터닝하여 상기 층간 절연막 내에 상기 리세스 영역들(RR)을 형성하는 것을 포함할 수 있다. 이 경우, 상기 리세스 영역들(RR)의 각각은 상기 층간 절연막을 관통하여 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)을 노출할 수 있다.
도 9a 및 도 9b를 참조하면, 제2 도전막(132)이 상기 하부 층간 절연막(110) 상에 형성될 수 있고, 상기 리세스 영역들(RR)의 각각의 일부를 채울 수 있다. 상기 제2 도전막(132)은 상기 리세스 영역들(RR)의 내면을 균일한 두께도 덮도록 형성될 수 있다. 상기 제2 도전막(132)은 상기 리세스 영역들(RR)의 각각에 의해 노출된 상기 하부 층간 절연막(110)의 상기 내면, 및 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)을 균일한 두께로 덮을 수 있고, 상기 하부 층간 절연막(110)의 상면 상으로 연장될 수 있다. 상기 제2 도전막(132) 상에 절연막(142)이 형성될 수 있고, 상기 리세스 영역들(RR)의 각각의 잔부를 채울 수 있다. 상기 제2 도전막(132) 및 상기 절연막(142)은 일 예로, 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제2 도전막(132) 및 상기 절연막(142)에 대하여 평탄화 공정이 수행될 수 있다. 일부 실시예들에 따르면, 상기 평탄화 공정은 상기 하부 층간 절연막(110)의 상기 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 제2 도전막(132)은 제2 도전 패턴들(130)로 분리될 수 있고, 상기 절연막(142)은 절연 패턴들(140)로 분리될 수 있다. 상기 제2 도전 패턴들(130)의 각각, 및 상기 절연 패턴들(140)의 각각은 상기 리세스 영역들(RR)의 각각 내에 국소적으로 형성될 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U) 상에 차례로 적층될 수 있다. 도 1 내지 도 3을 참조하여 설명한 바와 같이, 상기 제2 도전 패턴들(130)의 각각은 평면적 관점에서 링(ring) 형태를 가질 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)으로부터 상기 제2 방향(D2)을 따라 연장되는 속이 빈 파이프(hollow pipe) 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각은 하단이 닫힌 상기 파이프 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각은 일 단면의 관점에서 U자 형태를 가질 수 있다. 상기 절연 패턴들(140)의 각각은 상기 제2 도전 패턴들(130)의 각각의 내부를 채울 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 평탄화 공정 후, 상기 하부 층간 절연막(110)의 상기 상면 상에 상기 제2 도전막(132)의 일부가 남을 수도 있다.
도 11a 및 도 11b를 참조하면, 제1 도전막(152) 및 자기터널접합 막(MTJL)이 상기 하부 층간 절연막(110) 상에 차례로 형성될 수 있다. 상기 제1 도전막(152)은 상기 하부 층간 절연막(110), 상기 제2 도전 패턴들(130), 및 상기 절연 패턴들(140)을 덮을 수 있다. 상기 제1 도전막(152)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다. 상기 자기터널접합 막(MTJL)은 상기 제1 도전막(152) 상에 차례로 적층되는 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 포함할 수 있다. 상기 제1 자성막(ML1) 및 상기 제2 자성막(ML2)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 상기 터널 배리어막(TBL)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성막(ML1), 상기 터널 배리어막(TBL) 및 상기 제2 자성막(ML2)의 각각은 스퍼터링 또는 화학 기상 증착의 방법으로 형성될 수 있다.
도전성 마스크 패턴들(165)이 상기 자기터널접합 막(MTJL) 상에 형성될 수 있다. 상기 도전성 마스크 패턴들(165)은 후술될 자기터널접합 패턴들이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴들(165)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 자기터널접합 막(MTJL) 및 상기 제1 도전막(152)이 순차로 식각되어 자기터널접합 패턴들(MTJ) 및 제1 도전 패턴들(150)이 형성될 수 있다. 상기 제1 도전 패턴들(150)의 각각은 상기 제2 도전 패턴들(130) 중, 서로 바로 인접하는 한 쌍의 제2 도전 패턴들(130)에 사이에 배치될 수 있고, 상기 한 쌍의 제2 도전 패턴들(130)에 연결될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 상기 제1 도전 패턴들(150) 중, 서로 바로 인접하는 한 쌍의 제1 도전 패턴들(150) 사이에 배치될 수 있고, 상기 한 쌍의 제1 도전 패턴들(150)에 연결될 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상단은 상기 제1 도전 패턴들(150)의 바닥면들(150L)과 접할 수 있다. 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)은 서로 연결되어 하나의 도전 라인(SOL)을 구성할 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 제1 도전 패턴들(150)의 각각 상에 차례로 적층된, 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)은 상기 터널 배리어 패턴(TBP)을 사이에 두고 서로 이격될 수 있다.
상기 자기터널접합 막(MTJL) 및 상기 제1 도전막(152)은 일 예로, 이온 빔 식각 공정에 의해 식각될 수 있다. 상기 이온 빔 식각 공정은 상기 기판(100) 상에 이온 빔(IB)을 조사함으로써 수행될 수 있다. 상기 이온 빔(IB)은 상기 기판(100)의 상면(100U)에 대하여 기울어지도록 조사될 수 있다. 상기 이온 빔(IB)은 불활성 이온(일 예로, 아르곤 양이온(Ar+))을 포함할 수 있다. 상기 이온 빔 식각 공정 동안, 상기 기판(100)은 상기 기판(100)의 상기 상면(100U)에 수직한 법선을 회전축으로 하여 회전할 수 있다. 상기 이온 빔 식각 공정은 상기 도전성 마스크 패턴들(165)을 식각 마스크로 이용할 수 있고, 상기 이온 빔 식각 공정 후 상기 도전성 마스크 패턴들(165)의 잔부들이 상기 자기터널접합 패턴들(MTJ) 상에 각각 남을 수 있다. 상기 도전성 마스크 패턴들(165)의 상기 잔부들은 전극 패턴들(160)로 기능할 수 있다.
상기 이온 빔 식각 공정에 의해 상기 절연 패턴들(140)의 각각의 상부가 리세스될 수 있다. 이에 따라, 상기 절연 패턴들(140)의 각각의 상면(140U)은 상기 기판(100)을 향하여 리세스될 수 있다.
상기 도전 라인(SOL)이 상기 자기터널접합 패턴들(MTJ)의 각각의 양 측에서 상기 기판(100)의 상기 상면(100U)에 평행하게 연장되는 라인 형태를 가지도록 형성되는 경우, 상기 자기터널접합 패턴들(MTJ)의 형성을 위한 상기 이온 빔 식각 공정 동안 상기 자기터널접합 패턴들(MTJ)의 양 측의 상기 도전 라인(SOL)의 일부가 식각될 수 있다. 이에 따라, 상기 도전 라인(SOL)이 끊어지는 문제가 있을 수 있다.
본 발명의 개념에 따르면, 상기 도전 라인(SOL)은 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)을 포함할 수 있다. 상기 제1 도전 패턴들(150)은 상기 자기터널접합 패턴들(MTJ) 아래에 각각 배치될 수 있고, 상기 제2 도전 패턴들(130)은 상기 자기터널접합 패턴들(MTJ)의 각각의 양 측에 배치될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 상기 제2 방향(D2)으로 연장되는 속이 빈 파이프 형태를 가지도록 형성될 수 있고, 상기 절연 패턴들(140)의 각각이 상기 제2 도전 패턴들(130)의 각각의 내부를 채우도록 형성될 수 있다. 이 경우, 상기 자기터널접합 패턴들(MTJ)의 형성을 위한 상기 이온 빔 식각 공정 동안 상기 절연 패턴들(140)의 각각의 상부가 리세스될 수 있고, 상기 이온 빔 식각 공정에 의해 상기 제2 도전 패턴들(130)이 끊어지는 것이 방지될 수 있다. 따라서, 상기 도전 라인(SOL)의 결함을 최소화할 수 있는 자기 기억 소자가 용이하게 제조될 수 있다.
도 1 및 도 2를 다시 참조하면, 상부 층간 절연막(170)이 상기 하부 층간 절연막(110) 상에 형성되어 상기 자기터널접합 패턴들(MTJ) 및 상기 전극 패턴들(160)을 덮을 수 있다. 상기 상부 층간 절연막(170)은 상기 자기터널접합 패턴들(MTJ) 및 상기 전극 패턴들(160)의 측면들을 덮을 수 있고, 상기 절연 패턴들(140)의 각각의 상기 리세스된 상면(140U)을 덮을 수 있다. 상부 도전 라인들(200)이 상기 상부 층간 절연막(170) 상에 형성될 수 있다. 상기 상부 도전 라인들(200)의 각각은 상기 전극 패턴들(160) 중 대응하는 전극 패턴(160)을 통해 상기 자기터널접합 패턴들(MTJ) 중 대응하는 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 일부를 나타내는 사시도이다. 설명의 간소화를 위해, 도 1 내지 도 7을 참조하여 설명한 본 발명의 일부 실시예들에 따른 자기 기억 소자와 차이점을 주로 설명한다.
도 1, 도 13, 및 도 14를 참조하면, 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)은 상기 제1 방향(D1)을 따라 교대로 배치될 수 있고, 서로 연결되어 하나의 도전 라인(SOL)을 구성할 수 있다. 상기 제2 도전 패턴들(130)은 상기 하부 콘택 플러그들(120)의 상기 상면들(120U) 상에 각각 배치될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 평면적 관점에서 링(ring) 형태를 가질 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)으로부터 상기 제2 방향(D2)을 따라 연장되는 속이 빈 파이프(hollow pipe) 형태를 가질 수 있다. 본 실시예들에 따르면, 상기 제2 도전 패턴들(130)의 각각은 하단이 열린 상기 파이프 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상단은 상기 제1 도전 패턴들(150)의 바닥면들(150L)에 연결될 수 있다. 일 예로, 상기 제2 도전 패턴들(130)의 각각의 상기 상단은 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)과 접할 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 하단은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)에 접할 수 있다.
상기 제2 도전 패턴들(130)의 각각은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)으로부터 상기 제2 방향(D2)을 따라 연장되는 상기 수직부(VP)를 포함할 수 있다. 상기 수직부(VP)는 평면적 관점에서 링(ring) 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)의 상단은 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)에 연결될 수 있다. 일 예로, 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)의 상기 상단은 상기 제1 도전 패턴들(150)의 상기 바닥면들(150L)과 접할 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)의 하단은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)에 접할 수 있다.
상기 절연 패턴들(140)이 상기 하부 콘택 플러그들(120)의 상기 상면들(120U) 상에 각각 배치될 수 있다. 상기 절연 패턴들(140)의 각각은 상기 제2 도전 패턴들(130)의 각각의 내부를 채울 수 있다. 본 실시예들에 따르면, 상기 절연 패턴들(140)의 각각은 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)에 접할 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상기 수직부(VP)는 상기 절연 패턴들(140)의 각각과 상기 하부 층간 절연막(110) 사이에 개재될 수 있다. 상기 절연 패턴들(140)의 각각의 상면(140U)은 상기 기판(100)을 향하여 리세스될 수 있다.
상술한 차이점을 제외하고, 본 실시예들에 따른 자기 기억 소자는 도 1 내지 도 7을 참조하여 설명한 본 발명의 일부 실시예들에 따른 자기 기억 소자와 실질적으로 동일하다.
도 15a 내지 도 17a는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 평면도들이다. 도 15b 내지 도 17b는 각각 도 15a 내지 도 17a의 Ⅰ-Ⅰ'에 따라 자른 단면도들이다. 설명의 간소화를 위해, 도 8a 내지 도 12a, 및 도 8b 내지 도 12b를 참조하여 설명한 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법과 차이점을 주로 설명한다.
먼저, 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 하부 층간 절연막(110)이 형성될 수 있고, 상기 하부 콘택 플러그들(120)이 상기 하부 층간 절연막(110) 내에 형성될 수 있다. 상기 리세스 영역들(RR)이 상기 하부 층간 절연막(110) 내에 형성될 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)을 노출할 수 있다. 도 9a 및 도 9b를 참조하여 설명한 바와 같이, 상기 제2 도전막(132)이 상기 하부 층간 절연막(110) 상에 형성될 수 있고, 상기 리세스 영역들(RR)의 각각의 일부를 채울 수 있다. 상기 제2 도전막(132)은 상기 리세스 영역들(RR)의 내면을 균일한 두께도 덮도록 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제2 도전막(132) 상에 이방성 식각 공정이 수행되어 제2 도전 패턴들(130)이 형성될 수 있다. 상기 이방성 식각 공정에 의해, 상기 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U) 및 상기 하부 층간 절연막(110)의 상면이 노출될 수 있다. 상기 제2 도전 패턴들(130)은 상기 리세스 영역들(RR) 내에 각각 형성될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 상기 리세스 영역들(RR)의 각각의 내측면 상에 국소적으로 형성될 수 있다. 도 1, 도 13, 및 도 14를 참조하여 설명한 바와 같이, 상기 제2 도전 패턴들(130)의 각각은 평면적 관점에서 링(ring) 형태를 가질 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)으로부터 상기 제2 방향(D2)을 따라 연장되는 속이 빈 파이프(hollow pipe) 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)의 각각은 하단이 열린 상기 파이프 형태를 가질 수 있다. 상기 제2 도전 패턴들(130)이 형성된 후, 상기 절연막(142)이 상기 하부 층간 절연막(110) 상에 형성될 수 있다. 상기 절연막(142)은 상기 리세스 영역들(RR)의 각각의 잔부를 채울 수 있고, 상기 하부 콘택 플러그들(120)의 상기 상면들(120U)에 접할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 절연막(142)에 대하여 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 상기 하부 층간 절연막(110)의 상기 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 절연막(142)은 상기 절연 패턴들(140)로 분리될 수 있다. 상기 절연 패턴들(140)의 각각은 상기 리세스 영역들(RR)의 각각 내에 국소적으로 형성될 수 있고, 상기 하부 콘택 플러그들(120)의 각각의 상기 상면(120U)과 접할 수 있다. 상기 절연 패턴들(140)의 각각은 상기 제2 도전 패턴들(130)의 각각의 내부를 채울 수 있다.
상기 제1 도전막(152) 및 상기 자기터널접합 막(MTJL)이 상기 하부 층간 절연막(110) 상에 차례로 형성될 수 있다. 상기 제1 도전막(152)은 상기 하부 층간 절연막(110), 상기 제2 도전 패턴들(130), 및 상기 절연 패턴들(140)을 덮을 수 있다. 상기 도전성 마스크 패턴들(165)이 상기 자기터널접합 막(MTJL) 상에 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 자기터널접합 막(MTJL) 및 상기 제1 도전막(152)이 순차로 식각되어 상기 자기터널접합 패턴들(MTJ) 및 상기 제1 도전 패턴들(150)이 형성될 수 있다. 상기 제1 도전 패턴들(150)의 각각은 상기 제2 도전 패턴들(130) 중, 서로 바로 인접하는 한 쌍의 제2 도전 패턴들(130)에 사이에 배치될 수 있고, 상기 한 쌍의 제2 도전 패턴들(130)에 연결될 수 있다. 상기 제2 도전 패턴들(130)의 각각은 상기 제1 도전 패턴들(150) 중, 서로 바로 인접하는 한 쌍의 제1 도전 패턴들(150) 사이에 배치될 수 있고, 상기 한 쌍의 제1 도전 패턴들(150)에 연결될 수 있다. 상기 제2 도전 패턴들(130)의 각각의 상단은 상기 제1 도전 패턴들(150)의 바닥면들(150L)과 접할 수 있다. 상기 제1 도전 패턴들(150) 및 상기 제2 도전 패턴들(130)은 서로 연결되어 하나의 도전 라인(SOL)을 구성할 수 있다.
상기 자기터널접합 막(MTJL) 및 상기 제1 도전막(152)은 상기 이온 빔 식각 공정에 의해 식각될 수 있고, 상기 이온 빔 식각 공정은 상기 기판(100) 상에 상기 이온 빔(IB)을 조사함으로써 수행될 수 있다. 상기 이온 빔 식각 공정은 상기 도전성 마스크 패턴들(165)을 식각 마스크로 이용할 수 있고, 상기 이온 빔 식각 공정 후 상기 도전성 마스크 패턴들(165)의 잔부들이 상기 자기터널접합 패턴들(MTJ) 상에 각각 남을 수 있다. 상기 도전성 마스크 패턴들(165)의 상기 잔부들은 상기 전극 패턴들(160)로 기능할 수 있다.
상기 이온 빔 식각 공정에 의해 상기 절연 패턴들(140)의 각각의 상부가 리세스될 수 있다. 이에 따라, 상기 절연 패턴들(140)의 각각의 상면(140U)은 상기 기판(100)을 향하여 리세스될 수 있다.
이 후의 공정은, 도 8a 내지 도 12a, 및 도 8b 내지 도 12b를 참조하여 설명한 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법과 실질적으로 동일하다.
본 발명의 개념에 따르면, 도전 라인(SOL)이 자기터널접합 패턴들(MTJ) 아래에 배치될 수 있고, 상기 자기터널접합 패턴들(MTJ)에 스핀-궤도 토크를 가하도록 구성될 수 있다. 상기 도전 라인(SOL)은 상기 자기터널접합 패턴들(MTJ) 아래에 각각 배치되는 제1 도전 패턴들(150), 및 상기 자기터널접합 패턴들(MTJ)의 각각의 양 측에 배치되는 제2 도전 패턴들(130)을 포함할 수 있다. 상기 제2 도전 패턴들(130)의 각각은 기판(100)의 상면(100U)에 수직한 방향으로 연장되는 속이 빈 파이프 형태를 가질 수 있고, 절연 패턴들(140)의 각각이 상기 제2 도전 패턴들(130)의 각각의 내부를 채울 수 있다. 이 경우, 상기 자기터널접합 패턴들(MTJ)의 형성을 위한 이온 빔 식각 공정 동안 상기 제2 도전 패턴들(130)이 끊어지는 것이 방지될 수 있다. 따라서, 상기 도전 라인(SOL)의 결함을 최소화할 수 있는 자기 기억 소자가 용이하게 제조될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 하부 층간 절연막
120: 하부 콘택 플러그들 150: 제1 도전 패턴들
130: 제2 도전 패턴들 140: 절연 패턴들
SOL: 도전 라인 MTJ: 자기터널접합 패턴들
160: 전극 패턴들 170: 상부 층간 절연막
200: 상부 도전 라인들

Claims (20)

  1. 기판 상의 자기터널접합 패턴;
    상기 기판과 상기 자기터널접합 패턴 사이의 제1 도전 패턴; 및
    상기 제1 도전 패턴의 양 단부에 각각 연결되는 제2 도전 패턴들을 포함하되,
    상기 제2 도전 패턴들의 각각은 상기 기판의 상면에 수직한 제1 방향으로 연장되는 수직부를 포함하고,
    상기 제2 도전 패턴들의 각각의 상기 수직부의 상단은 상기 제1 도전 패턴의 바닥면에 연결되고,
    상기 제1 도전 패턴은 상기 자기터널접합 패턴에 스핀 궤도 토크(spin-orbit torque)를 가하도록 구성되는 자기 기억 소자.
  2. 청구항 1에 있어서,
    상기 자기터널접합 패턴의 양 측에 각각 배치되는 하부 콘택 플러그들을 더 포함하되,
    상기 제2 도전 패턴들은 상기 하부 콘택 플러그들의 상면들 상에 각각 배치되고,
    상기 제2 도전 패턴들의 각각의 상기 수직부는 상기 하부 콘택 플러그들의 각각의 상기 상면으로부터 상기 제1 방향으로 연장되는 자기 기억 소자.
  3. 청구항 2에 있어서,
    상기 하부 콘택 플러그들 사이의 하부 층간 절연막을 더 포함하되,
    상기 하부 층간 절연막은 상기 제2 도전 패턴들 사이로 연장되는 자기 기억 소자.
  4. 청구항 3에 있어서,
    상기 제1 도전 패턴은 상기 하부 층간 절연막과 상기 자기터널접합 패턴 사이에 배치되는 자기 기억 소자.
  5. 청구항 3에 있어서,
    상기 하부 콘택 플러그들의 상기 상면들 상에 각각 배치되는 절연 패턴들을 더 포함하되,
    상기 제2 도전 패턴들의 각각의 상기 수직부는 상기 절연 패턴들의 각각과 상기 하부 층간 절연막 사이에 개재되는 자기 기억 소자.
  6. 청구항 5에 있어서,
    상기 절연 패턴들의 각각의 상면은 상기 기판을 향하여 리세스된 자기 기억 소자.
  7. 청구항 5에 있|어서,
    상기 제2 도전 패턴들의 각각은 상기 절연 패턴들의 각각과 상기 하부 콘택 플러그들의 각각의 상기 상면 사이에 개재되는 수평부를 더 포함하는 자기 기억 소자.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 제2 도전 패턴들의 각각은 상기 제1 도전 패턴과 동일한 물질을 포함하는 자기 기억 소자.
  10. 청구항 1에 있어서,
    상기 제2 도전 패턴들의 각각은 상기 제1 도전 패턴과 다른 도전성 물질을 포함하는 자기 기억 소자.
  11. 청구항 1에 있어서,
    상기 자기터널접합 패턴은 상기 제1 방향을 따라 차례로 적층된 자유층, 터널 배리어 패턴, 및 기준층을 포함하고,
    상기 자유층은 상기 터널 배리어 패턴과 상기 제1 도전 패턴 사이에 배치되는 자기 기억 소자.
  12. 기판 상에 서로 이격되는 한 쌍의 자기터널접합 패턴들;
    상기 자기터널접합 패턴들 아래에 각각 배치되는 제1 도전 패턴들; 및
    평면적 관점에서 상기 자기터널접합 패턴들 사이에 배치되고, 상기 제1 도전 패턴들을 서로 연결하는 제2 도전 패턴을 포함하되,
    상기 제2 도전 패턴은 평면적 관점에서 링 형태를 가지는 자기 기억 소자.
  13. 청구항 12에 있어서,
    상기 제2 도전 패턴은 상기 기판의 상면에 수직한 방향으로 연장되는 속이 빈 파이프 형태를 가지는 자기 기억 소자.
  14. 청구항 13에 있어서,
    상기 제2 도전 패턴의 상단은 상기 제1 도전 패턴들의 바닥면들에 연결되는 자기 기억 소자.
  15. 청구항 13에 있어서,
    상기 제2 도전 패턴은 하단이 닫힌 상기 파이프 형태를 가지는 자기 기억 소자.
  16. 청구항 13에 있어서,
    상기 제2 도전 패턴은 하단이 열린 상기 파이프 형태를 가지는 자기 기억 소자.
  17. 청구항 12에 있어서,
    상기 기판 상에 배치되고, 평면적 관점에서 상기 자기터널접합 패턴들 사이에 배치되는 하부 콘택 플러그를 더 포함하되,
    상기 제2 도전 패턴은 상기 하부 콘택 플러그의 상면 상에 배치되는 자기 기억 소자.
  18. 청구항 17에 있어서,
    상기 제2 도전 패턴은 상기 하부 콘택 플러그의 상기 상면으로부터 상기 기판의 상면에 수직한 방향으로 연장되어 상기 제1 도전 패턴들의 바닥면들에 연결되는 자기 기억 소자.
  19. 청구항 18에 있어서,
    상기 하부 콘택 플러그의 상기 상면 상에 배치되는 절연 패턴을 더 포함하되,
    상기 절연 패턴은 상기 제2 도전 패턴의 내부를 채우는 자기 기억 소자.
  20. 청구항 19에 있어서,
    상기 절연 패턴의 상면은 상기 기판을 향하여 리세스된 자기 기억 소자.
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