KR20180133278A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는 셀 영역 및 주변 영역을 포함하는 기판, 상기 셀 영역 상의 자기터널접합 패턴, 상기 자기터널접합 패턴의 측벽을 덮는 캡핑 절연막, 및 상기 캡핑 절연막 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 상부 절연막을 포함한다. 상기 제2 부분의 하면의 레벨은 상기 캡핑 절연막의 하면의 레벨보다 낮다.
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 자기 메모리 소자를 포함하는 반도체 장치에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 장치는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 장치다. 자기터널접합은 두 자성층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기터널접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기터널접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기터널접합의 저항은 작을 수 있다. 자기 메모리 장치는 이러한 자기터널접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 해결하고자 하는 과제는 성능이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 장치는 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 상의 자기터널접합 패턴; 상기 자기터널접합 패턴의 측벽을 덮는 캡핑 절연막; 및 상기 캡핑 절연막 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 상부 절연막을 포함할 수 있다. 상기 제2 부분의 하면의 레벨은 상기 캡핑 절연막의 하면의 레벨보다 낮을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 상에 배치된 한 쌍의 자기터널접합 패턴들; 상기 한 쌍의 자기터널접합 패턴들 상에 각각 제공되는 한 쌍의 도전성 마스크 패턴들; 상기 한 쌍의 자기터널접합 패턴들 사이의 캡핑 절연막; 상기 캡핑 절연막 상의 제1 부분을 포함하는 상부 절연막을 포함할 수 있다. 상기 캡핑 절연막의 상면의 레벨은 상기 도전성 마스크 패턴의 상면과 하면의 레벨들 사이에 위치할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 셀 영역 및 주변 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 하부 절연막을 형성하되, 상기 하부 절연막은 상기 셀 영역 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 것; 상기 하부 절연막의 상기 제1 부분 상에, 자기터널접합 패턴들을 형성하는 것; 상기 자기터널접합 패턴들을 덮는 캡핑 절연막을 형성하되, 상기 캡핑 절연막은 상기 셀 영역 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 것; 및 에치-백 공정을 수행하여 상기 캡핑 절연막의 상기 제2 부분을 제거하되, 상기 에치-백 공정에 의하여 상기 하부 절연막의 상기 제2 부분이 노출되는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 셀 영역의 층간 절연 구조체와 주변 영역의 층간 절연 구조체가 서로 다를 수 있다. 이에 따라, 셀 영역에서 요구되는 특성과 주변 영역에서 요구되는 특성을 각각 만족하는 층간 절연 구조체들이 제공될 수 있다. 예를 들어, 상부 절연막을 저유전 물질로 형성함으로써, 제2 상부 콘택들 사이의 기생 커패시턴스를 완화할 수 있다. 결론적으로, 본 발명의 실시예들에 따르면, 성능이 향상된 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 내지 도 5j는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기터널접합 패턴들을 설명하기 위한 개념도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 내지 도 5j는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기터널접합 패턴들을 설명하기 위한 개념도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 구체적으로, 도 2는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100)이 제공될 수 있다. 평면적 관점에서, 기판(100)은 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다. 셀 영역(CR)은 후술할 자기터널접합 패턴들(MTJP)이 제공되는 영역에 해당할 수 있고, 주변 영역(PR)은 로직 회로들(미도시)이 제공되는 영역에 해당할 수 있다. 주변 영역(PR)에는 자기터널접합 패턴들(MTJP)이 제공되지 않을 수 있다. 셀 영역(CR) 및 주변 영역(PR)은 서로 인접할 수 있으며, 이들의 평면적 배치는 자유롭게 변경될 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 기판(100) 상에 선택 소자들(미도시) 및/또는 상기 로직 회로들이 제공될 수 있다. 예를 들어, 셀 영역(CR) 상에 상기 선택 소자들이 제공될 수 있고, 주변 영역(PR) 상에 상기 로직 회로들이 제공될 수 있다. 상기 선택 소자들 및 상기 로직 회로들은, 예를 들어, 트랜지스터들 또는 다이오드들일 수 있다.
기판(100) 상에, 제1 하부 절연막(110)이 제공될 수 있다. 구체적으로, 제1 하부 절연막(110)은 셀 영역(CR) 및 주변 영역(PR) 상에 제공될 수 있다. 제1 하부 절연막(110)은 상기 선택 소자들 및 상기 로직 회로들을 덮을 수 있다. 제1 하부 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 하부 절연막(110)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
제1 하부 절연막(110) 내에, 하부 배선들(112)이 제공될 수 있다. 하부 배선들(112)은 상기 선택 소자들 및 상기 로직 회로들에 전기적으로 연결될 수 있다. 하부 배선들(112)은 도전 물질을 포함할 수 있다. 예를 들어, 하부 배선들(112)은 도핑된 반도체 물질(일 예로, 도핑된 실리콘 또는 도핑된 게르마늄), 금속(일 예로, 텅스텐 또는 구리), 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈럼 질화물, 또는 텅스텐 질화물), 또는 금속-반도체 화합물(일 예로, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 하부 절연막(110) 상에, 식각 정지막(120)이 제공될 수 있다. 구체적으로, 식각 정지막(120)은 셀 영역(CR) 및 주변 영역(PR) 상에 제공될 수 있다. 식각 정지막(120)은 제1 하부 절연막(110) 및 하부 배선들(112)을 덮을 수 있다. 식각 정지막(120)은 후술할 제2 하부 절연막(130)에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 식각 정지막(120)은 실리콘 탄소 질화물(silicon carbon nitride)을 포함할 수 있다.
식각 정지막(120) 상에, 제2 하부 절연막(130)이 제공될 수 있다. 구체적으로, 제2 하부 절연막(130)은 셀 영역(CR) 상에는 제공되되, 주변 영역(PR) 상에는 제공되지 않을 수 있다. 제2 하부 절연막(130)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 하부 절연막(130)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
제2 하부 절연막(130) 내에, 하부 콘택들(132)이 제공될 수 있다. 구체적으로, 하부 콘택들(132)은 셀 영역(CR) 상에는 제공되되, 주변 영역(PR) 상에는 제공되지 않을 수 있다. 하부 콘택들(132)은 제2 하부 절연막(130) 및 식각 정지막(120)을 관통할 수 있으며, 하부 배선들(112)에 전기적으로 연결될 수 있다. 하부 콘택들(132)은 도전 물질을 포함할 수 있다. 예를 들어, 하부 콘택들(132)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
제2 하부 절연막(130) 상에, 자기터널접합 패턴들(MTJP)이 제공될 수 있다. 구체적으로, 자기터널접합 패턴들(MTJP)은 셀 영역(CR) 상에는 제공되되, 주변 영역(PR) 상에는 제공되지 않을 수 있다. 자기터널접합 패턴들(MTJP)은 하부 콘택들(132)에 전기적으로 연결될 수 있다. 자기터널접합 패턴들(MTJP)은 기판(100)의 상면에 평행한 일 방향으로 서로 이격될 수 있다.
자기터널접합 패턴들(MTJP)의 각각은 차례로 적층된 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준 자성 패턴에 해당할 수 있으며, 나머지 하나는 상기 자성 기준 패턴의 자화 방향에 평행하게 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유 자성 패턴에 해당할 수 있다. 자기터널접합 패턴(MTJP)에 대하여는 도 6a 및 도 6b를 참조하여 상세히 후술한다.
자기터널접합 패턴들(MTJP)의 각각과 그에 대응하는 하부 콘택(132) 사이에, 하부 전극 패턴(BEP)이 제공될 수 있다. 하부 전극 패턴(BEP)은, 예를 들어, 티타늄 질화물 및/또는 탄탈럼 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 몇몇 실시예들에 따르면, 도 2에 도시된 바와 달리, 하부 전극 패턴(BEP)은 제공되지 않을 수 있다.
자기터널접합 패턴들(MTJP)의 각각 상에, 도전성 마스크 패턴(CMP)이 제공될 수 있다. 도전성 마스크 패턴(CMP)은, 예를 들어, 텅스텐, 탄탈럼, 알루미늄, 구리, 티타늄, 및/또는 이들의 도전성 금속 질화물을 포함할 수 있다. 도전성 마스크 패턴(CMP)과 그 아래의 자기터널접합 패턴(MTJP)의 측벽들은 서로 정렬될 수 있다.
제2 하부 절연막(130)의 상면은 자기터널접합 패턴들(MTJP) 사이에서 기판(100)을 향해 오목하게 들어간 오목부들(130a)을 포함할 수 있다.
제2 하부 절연막(130) 상에, 캡핑 절연막(140)이 제공될 수 있다. 구체적으로, 캡핑 절연막(140)은 셀 영역(CR) 상에는 제공되되, 주변 영역(PR) 상에는 제공되지 않을 수 있다. 캡핑 절연막(140)은 절연 물질을 포함할 수 있다. 예를 들어, 캡핑 절연막(140)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
캡핑 절연막(140)은 자기터널접합 패턴들(MTJP)의 측벽들을 덮을 수 있다. 캡핑 절연막(140)은 자기터널접합 패턴들(MTJP) 사이의 갭 영역을 채울 수 있다. 또한, 캡핑 절연막(140)은 제2 하부 절연막(130)의 상면의 오목부들(130a)을 채울 수 있다. 캡핑 절연막(140)의 두께(140T)는 자기터널접합 패턴들(MTJP)의 각각의 두께보다 클 수 있다.
캡핑 절연막(140)의 하면은 자기터널접합 패턴들(MTJP)의 사이에서 기판(100)을 향해 볼록하게 돌출될 수 있다. 캡핑 절연막(140)의 하면의 레벨은 자기터널접합 패턴들(MTJP)의 하면들의 레벨보다 낮을 수 있다.
캡핑 절연막(140)의 상면은 실질적으로 평평할(flat) 수 있다. 캡핑 절연막(140)의 상면의 레벨은 자기터널접합 패턴들(MTJP)의 상면들의 레벨보다 높을 수 있다. 예를 들어, 캡핑 절연막(140)의 상면의 레벨은 도전성 마스크 패턴(CMP)의 상면의 레벨보다는 낮되, 도전성 마스크 패턴(CMP)의 하면의 레벨보다는 높을 수 있다. 이에 따라, 도전성 마스크 패턴(CMP)의 일부가 캡핑 절연막(140) 상으로 노출될 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 캡핑 절연막(140)의 상면의 레벨에 대한 다른 실시예들에 대하여는 도 3a 및 도 3b를 참조하여 후술한다.
셀 영역(CR)의 캡핑 절연막(140) 및 주변 영역(PR)의 식각 정지막(120) 상에, 상부 절연막(150)이 제공될 수 있다. 상부 절연막(150)은 셀 영역(CR) 상의 제1 부분(150_1) 및 주변 영역(PR) 상의 제2 부분(150_2)을 포함할 수 있다. 상부 절연막(150)의 제1 부분(150_1) 및 제2 부분(150_2)은 서로 연결될 수 있다. 상부 절연막(150)의 제1 부분(150_1)은 캡핑 절연막(140)을 덮을 수 있고, 상부 절연막(150)의 제2 부분(150_2)은 식각 정지막(120)을 덮을 수 있다. 도 2의 실시예에서와 같이 도전성 마스크 패턴(CMP)의 일부가 캡핑 절연막(140) 상으로 노출될 경우, 상부 절연막(150)의 제1 부분(150_1)은 도전성 마스크 패턴(CMP)의 노출된 부분을 덮을 수 있다. 상부 절연막(150)은 절연 물질을 포함할 수 있다. 일 예로, 상부 절연막(150)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상부 절연막(150)은 저유전 물질(low-k dielectric material)을 포함할 수 있다. 예를 들어, 상부 절연막(150)은 불소가 도핑된 실리콘 산화물, 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 폴리이미드(polyimide), 폴리노보넨(polynorbornene), 벤조사이클로부텐(benzocyclobutene), 폴리테트라 플루오로에틸렌(polytetrafluoroethylene; PTFE), 하이드로겐실세스퀴옥산(hydrogen silsesquioxane; HSQ), 또는 메틸실세스퀴옥산(methylsilsesquioxane; MSQ) 중에서 적어도 하나를 포함할 수 있다.
상부 절연막(150)의 제2 부분(150_2)의 일부는 수평 방향으로 캡핑 절연막(140)과 중첩될 수 있다. 상부 절연막(150)의 제2 부분(150_2)의 다른 일부는 수평 방향으로 제2 하부 절연막(130)과 중첩될 수 있다.
상부 절연막(150)의 제2 부분(150_2)의 하면의 레벨은 캡핑 절연막(140)의 하면의 레벨보다 낮을 수 있다. 예를 들어, 상부 절연막(150)의 제2 부분(150_2)의 하면의 레벨은 제2 하부 절연막(130)의 하면의 레벨과 실질적으로 동일할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
상부 절연막(150)의 제2 부분(150_2)의 상면의 레벨은 캡핑 절연막(140)의 상면의 레벨보다 높을 수 있다. 예를 들어, 상부 절연막(150)의 제2 부분(150_2)의 상면의 레벨은 제1 부분(150_1)의 상면의 레벨과 실질적으로 동일할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
상부 절연막(150)의 제2 부분(150_2)의 두께(150_2T)는 상부 절연막(150)의 제1 부분(150_1)의 두께(150_1T)보다 클 수 있으며, 캡핑 절연막(140)의 두께(140T)보다 클 수 있다. 나아가, 상부 절연막(150)의 제2 부분(150_2)의 두께(150_2T)는 상부 절연막(150)의 제1 부분(150_1)의 두께(150_1T)와 캡핑 절연막(140)의 두께(140T)의 합보다 클 수 있으며, 캡핑 절연막(140)의 두께(140T)와 제2 하부 절연막(130)의 두께(130T)의 합보다 클 수 있다.
상부 절연막(150) 내에, 제1 및 제2 상부 콘택들(152, 154)이 제공될 수 있다. 구체적으로, 제1 상부 콘택들(152)은 셀 영역(CR) 상에 제공될 수 있고, 제2 상부 콘택들(154)은 주변 영역(PR) 상에 제공될 수 있다. 제1 상부 콘택들(152)의 각각은 상부 절연막(150)의 제1 부분(150_1)을 관통할 수 있고, 대응하는 도전성 마스크 패턴(CMP)에 전기적으로 연결될 수 있다. 제2 상부 콘택들(154)의 각각은 상부 절연막(150)의 제2 부분(150_2) 및 식각 정지막(120)을 관통할 수 있고, 하부 배선들(112)에 전기적으로 연결될 수 있다. 제1 및 제2 상부 콘택들(152, 154)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 상부 콘택들(152, 154)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
상부 절연막(150) 상에, 상부 배선들(160)이 제공될 수 있다. 상부 배선들(160)은 제1 및 제2 상부 콘택들(152, 154)에 전기적으로 연결될 수 있다. 상부 배선들(160)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 배선들(160)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
셀 영역(CR)과 주변 영역(PR)은 서로 다른 구성들(elements)을 포함하기 때문에, 셀 영역(CR)과 주변 영역(PR)에서 요구되는 층간 절연 구조체의 특성도 서로 다를 수 있다. 본 발명의 실시예들에 따르면, 셀 영역(CR)의 층간 절연 구조체와 주변 영역(PR)의 층간 절연 구조체가 서로 다를 수 있다. 구체적으로, 셀 영역(CR)의 층간 절연 구조체는 차례로 적층된 제2 하부 절연막(130), 캡핑 절연막(140), 및 상부 절연막(150)의 제1 부분(150_1)을 포함할 수 있다. 이에 반해, 주변 영역(PR)의 층간 절연 구조체는 상부 절연막(150)의 제2 부분(150_2)을 포함할 수 있다. 이에 따라, 셀 영역(CR)에서 요구되는 특성과 주변 영역(PR)에서 요구되는 특성을 각각 만족하는 층간 절연 구조체들이 제공될 수 있다. 예를 들어, 상부 절연막(150)을 저유전 물질로 형성함으로써, 제2 상부 콘택들(154) 사이의 기생 커패시턴스를 완화할 수 있다. 결론적으로, 성능이 향상된 반도체 장치가 제공될 수 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 구체적으로, 도 3a는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조 부호가 제공될 수 있다. 또한, 설명의 간소화를 위하여, 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 관한 중복되는 설명은 생략될 수 있다.
도 1 및 도 3a를 참조하면, 캡핑 절연막(140)의 상면의 레벨을 제외하고는 도 1 및 도 2를 참조한 바와 실질적으로 동일할 수 있다. 이하에서는 캡핑 절연막(140)의 상면의 레벨과 관련하여 도 1 및 도 2를 참조하여 설명한 바와 다른 점들에 대하여 설명한다.
몇몇 실시예들에 따르면, 도 3a에 도시된 바와 같이, 캡핑 절연막(140)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨과 실질적으로 동일할 수 있다. 예를 들어, 캡핑 절연막(140)의 상면은 도전성 마스크 패턴(CMP)의 상면과 공면을 이룰 수 있다.
상부 절연막(150)의 제1 부분(150_1)은 캡핑 절연막(140)의 상면 및 도전성 마스크 패턴들(CMP)의 상면들을 덮을 수 있다. 상부 절연막(150)의 제1 부분(150_1)의 하면은 실질적으로 평평할(flat) 수 있다.
도 3b는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 구체적으로, 도 3b는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조 부호가 제공될 수 있다. 또한, 설명의 간소화를 위하여, 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 관한 중복되는 설명은 생략될 수 있다.
도 1 및 도 3b를 참조하면, 캡핑 절연막(140)의 상면의 레벨을 제외하고는 도 1 및 도 2를 참조한 바와 실질적으로 동일할 수 있다. 이하에서는 캡핑 절연막(140)의 상면의 레벨과 관련하여 도 1 및 도 2를 참조하여 설명한 바와 다른 점들에 대하여 설명한다.
몇몇 실시예들에 따르면, 도 3b에 도시된 바와 같이, 캡핑 절연막(140)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨보다 높을 수 있다. 이에 따라, 캡핑 절연막(140)은 도전성 마스크 패턴들(CMP)의 상면들을 덮을 수 있다.
상부 절연막(150)의 제1 부분(150_1)은 캡핑 절연막(140)의 상면을 덮을 수 있다. 상부 절연막(150)의 제1 부분(150_1)의 하면은 실질적으로 평평할(flat) 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 구체적으로, 도 4는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조 부호가 제공될 수 있다. 또한, 설명의 간소화를 위하여, 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 관한 중복되는 설명은 생략될 수 있다.
도 1 및 도 4를 참조하면, 제2 하부 절연막(130)을 제외하고는 도 1 및 도 2를 참조한 바와 실질적으로 동일할 수 있다. 이하에서는 제2 하부 절연막(130)과 관련하여 도 1 및 도 2를 참조하여 설명한 바와 다른 점들에 대하여 설명한다.
몇몇 실시예들에 따르면, 도 4에 도시된 바와 같이, 제2 하부 절연막(130)은 셀 영역(CR) 상의 제1 부분(130_1) 및 주변 영역(PR) 상의 제2 부분(130_2)을 포함할 수 있다.
제2 하부 절연막(130)의 제1 부분(130_1)은 도 1 및 도 2를 참조하여 설명한 제2 하부 절연막(130)과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여, 제2 하부 절연막(130)의 제1 부분(130_1)에 대한 자세한 설명은 생략한다.
제2 하부 절연막(130)의 제2 부분(130_2)은 식각 정지막(120)과 상부 절연막(150)의 제2 부분(150_2) 사이에 배치될 수 있다. 제2 하부 절연막(130)의 제2 부분(130_2)은 제2 하부 절연막(130)의 제1 부분(130_1)과 연결될 수 있다. 다시 말해, 제2 하부 절연막(130)의 제2 부분(130_2)은 제2 하부 절연막(130)의 제1 부분(130_1)으로부터 연장된 부분일 수 있다.
제2 하부 절연막(130)의 제2 부분(130_2)의 두께(130_2T)는 제2 하부 절연막(130)의 제1 부분(130_1)의 두께(130_1T)보다 작을 수 있다. 제2 하부 절연막(130)의 제2 부분(130_2)의 하면의 레벨은 제2 하부 절연막(130)의 제1 부분(130_1)의 하면의 레벨과 동일할 수 있다. 예를 들어, 2 하부 절연막(130)의 제2 부분(130_2)의 하면은 제2 하부 절연막(130)의 제1 부분(130_1)의 하면과 공면을 이룰 수 있다. 제2 하부 절연막(130)의 제2 부분(130_2)의 상면의 레벨은 제2 하부 절연막(130)의 제1 부분(130_1)의 상면의 레벨보다 낮을 수 있다.
상부 절연막(150)의 제2 부분(150_2)의 하면의 레벨은 제2 하부 절연막(130)의 제1 부분(130_1)의 하면의 레벨보다 높을 수 있고, 제2 하부 절연막(130)의 제1 부분(130_1)의 상면의 레벨보다 낮을 수 있다.
제2 상부 콘택들(154)의 각각은 상부 절연막(150)의 제2 부분(150_2), 제2 하부 절연막(130)의 제2 부분(130_2), 및 식각 정지막(120)을 관통할 수 있고, 하부 배선들(112)에 전기적으로 연결될 수 있다.
도 4에는 캡핑 절연막(140)의 상면의 레벨이 도전성 마스크 패턴(CMP)의 상면의 레벨보다는 낮되, 도전성 마스크 패턴(CMP)의 하면의 레벨보다는 높은 것으로 도시되어 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 도 3a를 참조하여 설명한 바와 같이, 캡핑 절연막(140)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨과 실질적으로 동일할 수 있다. 다른 예로, 캡핑 절연막(140)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨보다 높을 수 있다.
도 5a 내지 도 5j는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 5a 내지 도 5j는 도 1의 I-I'선 및 II-II'선에 대응되는 단면도들이다. 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조 부호가 제공될 수 있다. 또한, 설명의 간소화를 위하여, 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 관한 중복되는 설명은 생략될 수 있다.
도 1 및 도 5a를 참조하면, 기판(100)이 제공될 수 있다. 평면적 관점에서, 기판(100)은 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다.
기판(100) 상에, 선택 소자들(미도시) 및/또는 로직 회로들이 형성될 수 있다. 예를 들어, 셀 영역(CR) 상에 상기 선택 소자들이 형성될 수 있고, 주변 영역(PR) 상에 상기 로직 회로들이 형성될 수 있다. 상기 선택 소자들 및 상기 로직 회로들은, 예를 들어, 트랜지스터들 또는 다이오드들일 수 있다.
기판(100) 상에, 제1 하부 절연막(110)이 형성될 수 있다. 제1 하부 절연막(110)은 셀 영역(CR) 및 주변 영역(PR) 상에 형성될 수 있다. 예를 들어, 제1 하부 절연막(110)은 선택 소자들 및 상기 로직 회로들을 덮을 수 있다. 제1 하부 절연막(110)은 절연 물질을 포함할 수 있다. 제1 하부 절연막(110)은, 예를 들어, 화학 기상 증착 공정, 물리 기상 증착 공정, 또는 스핀 코팅 공정을 통해 형성될 수 있다.
제1 하부 절연막(110) 내에, 하부 배선들(112)이 형성될 수 있다. 하부 배선들(112)은 상기 선택 소자들 및 상기 로직 회로들에 전기적으로 연결될 수 있다. 하부 배선들(112)은 도전 물질을 포함할 수 있다.
도 1 및 도 5b를 참조하면, 제1 하부 절연막(110) 상에, 식각 정지막(120) 및 제2 하부 절연막(130)이 차례로 형성될 수 있다. 식각 정지막(120) 및 제2 하부 절연막(130)의 각각은 셀 영역(CR) 및 주변 영역(PR) 상에 형성될 수 있다. 이에 따라, 제2 하부 절연막(130)은 셀 영역(CR) 상의 제1 부분(130_1) 및 주변 영역(PR) 상의 제2 부분(130_2)을 포함할 수 있다.
식각 정지막(120)은 제2 하부 절연막(130)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(120)은 실리콘 탄소 질화물을 포함할 수 있고, 제2 하부 절연막(130)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 식각 정지막(120) 및 제2 하부 절연막(130)은, 예를 들어, 화학 기상 증착 공정, 물리 기상 증착 공정, 또는 스핀 코팅 공정을 통해 형성될 수 있다.
제2 하부 절연막(130)의 제1 부분(130_1) 내에, 하부 콘택들(132)이 형성될 수 있다. 하부 콘택들(132)은 제2 하부 절연막(130)의 제2 부분(130_2) 내에는 형성되지 않을 수 있다. 다시 말해, 하부 콘택들(132)은 셀 영역(CR) 상에는 형성되되, 주변 영역(PR) 상에는 형성되지 않을 수 있다. 하부 콘택들(132)의 각각은 제2 하부 절연막(130)의 제1 부분(130_1) 및 식각 정지막(120)을 관통하여 하부 배선들에 전기적으로 연결될 수 있다. 하부 콘택들(132)은 도전 물질을 포함할 수 있다.
도 1 및 도 5c를 참조하면, 제2 하부 절연막(130) 상에, 하부 전극막(BEL) 및 자기터널접합 막(MTJL)이 차례로 형성될 수 있다. 하부 전극막(BEL) 및 자기터널접합 막(MTJL)의 각각은 셀 영역(CR) 및 주변 영역(PR) 상에 형성될 수 있다. 자기터널접합 막(MJTL)을 형성하는 것은 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 차례로 형성하는 것을 포함할 수 있다. 하부 전극막(BEL)은 예를 들어, 티타늄 질화물 및/또는 탄탈럼 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 하부 전극막(BEL) 및 자기터널접합 막(MTJL)은, 예를 들어, 화학 기상 증착 공정 또는 물리 기상 증착 공정을 통해 형성될 수 있다. 몇몇 실시예들에 따르면, 하부 전극막(BEL)을 형성하는 것은 생략될 수 있다.
자기터널접합 막(MTJL) 상에, 도전성 마스크 패턴들(CMP)이 형성될 수 있다. 도전성 마스크 패턴들(CMP)은 셀 영역(CR) 상에는 형성되되, 주변 영역(PR) 상에는 형성되지 않을 수 있다. 도전성 마스크 패턴들(CMP)은 서로 이격될 수 있다. 예를 들어, 평면적 관점에서, 도전성 마스크 패턴들(CMP)은 하부 콘택들(132)에 각각 대응되도록 형성될 수 있다. 도전성 마스크 패턴들(CMP)을 형성하는 것은 자기터널접합 막(MTJL) 상에 도전성 마스크막(미도시)을 형성하는 것, 상기 도전성 마스크막 상에 하드 마스크 패턴들(HMP)을 형성하는 것, 및 하드 마스크 패턴들(HMP)을 식각 마스크로 이용하여 상기 도전성 마스크막을 패터닝하는 것을 포함할 수 있다. 도전성 마스크 패턴들(CMP)은, 예를 들어, 텅스텐, 탄탈럼, 알루미늄, 구리, 티타늄, 및/또는 이들의 도전성 금속 질화물을 포함할 수 있다.
도 1 및 도 5d를 참조하면, 하부 전극 패턴들(BEP) 및 자기터널접합 패턴들(MTJP)이 형성될 수 있다. 하부 전극 패턴들(BEP) 및 자기터널접합 패턴들(MTJP)을 형성하는 것은 도전성 마스크 패턴들(CMP)을 식각 마스크로 이용하여 자기터널접합 막(MTJL) 및 하부 전극막(BEL)을 차례로 패터닝하는 것을 포함할 수 있다.
자기터널접합 막(MTJL) 및 하부 전극막(BEL)을 패터닝하는 것은 이온 빔 에치 공정을 이용하여 수행될 수 있다. 예를 들어, 이온 빔(IB)이 자기터널접합 막(MTJL) 및 하부 전극막(BEL)에 조사될 수 있고, 이에 따라 자기터널접합 막(MTJL) 및 하부 전극막(BEL)이 패터닝될 수 있다. 이온 빔(IB)은 기판(100)의 상면에 대하여 비스듬한 방향으로 조사될 수 있다. 이온 빔(IB)이 조사되는 동안, 기판(100)은 그 상면에 수직한 회전축을 중심으로 회전할 수 있고, 이에 따라 도전성 마스크 패턴들(CMP)에 의해 노출된 자기터널접합 막(MTJL) 및 하부 전극막(BEL)이 대칭적으로 식각될 수 있다.
상기 이온 빔 에치 공정이 수행됨에 따라, 자기터널접합 패턴들(MTJP)(혹은, 하부 전극 패턴들(BEP)) 사이에서 제2 하부 절연막(130)의 제1 부분(130_1)이 노출될 수 있으며, 또한 제2 하부 절연막(130)의 제2 부분(130_2)이 노출될 수 있다. 상기 이온 빔 에치 공정은 자기터널접합 패턴들(MTJP)(혹은, 하부 전극 패턴들(BEP)) 사이에서 노출된 제2 하부 절연막(130)의 제1 부분(130_1)이 부분적으로 식각될 때까지 수행될 수 있다. 이에 따라, 제2 하부 절연막(130)의 제1 부분(130_1)의 상면은 자기터널접합 패턴들(MTJP) 사이에서 기판(100)을 향해 오목하게 들어간 오목부들(130a)을 포함할 수 있다.
상기 이온 빔 에치 공정에 의하여, 주변 영역(PR) 상의 자기터널접합 막(MTJL), 주변 영역(PR) 상의 하부 전극막(BEL)이 제거될 수 있으며, 및 제2 하부 절연막(130)의 제2 부분(130_2)이 부분적으로 제거될 수 있다.
상기 이온 빔 에치 공정 중에, 주변 영역(PR) 상의 자기터널접합 막(MTJL), 주변 영역(PR) 상의 하부 전극막(BEL), 및 제2 하부 절연막(130)의 제2 부분(130_2)이 식각되는 속도는 셀 영역(CR) 상의 자기터널접합 막(MTJL), 셀 영역(CR) 상의 하부 전극막(BEL), 및 제2 하부 절연막(130)의 제1 부분(130_1)이 식각되는 속도보다 클 수 있다. 이는, 셀 영역(CR) 상에 형성되는 자기터널접합 패턴들(MTJP)에 의한 쉐도잉(shadowing) 효과 때문일 수 있다.
이에 따라, 상기 이온 빔 에치 공정 중에, 제2 하부 절연막(130)의 제2 부분(130_2)은 제2 하부 절연막(130)의 제1 부분(130_1)보다 많이 제거될 수 있다. 결과적으로, 상기 이온 빔 에치 공정이 수행된 후, 제2 하부 절연막(130)의 제2 부분(130_2)의 상면의 레벨은 제2 하부 절연막(130)의 제1 부분(130_1)의 상면의 레벨보다 낮을 수 있다. 다시 말해, 상기 이온 빔 에치 공정이 수행된 후, 제2 하부 절연막(130)의 제2 부분(130_2)의 두께(130_2T)는 제2 하부 절연막(130)의 제1 부분(130_1)의 두께(130_1T)보다 작을 수 있다.
도 1 및 도 5e를 참조하면, 자기터널접합 패턴들(MTJP)을 덮는 캡핑 절연막(140)이 형성될 수 있다. 캡핑 절연막(140)은 셀 영역(CR) 및 주변 영역(PR) 상에 형성될 수 있다. 캡핑 절연막(140)은 셀 영역(CR) 상의 제1 부분(140_1) 및 주변 영역(PR) 상의 제2 부분(140_2)을 포함할 수 있다. 자기터널접합 패턴들(MTJP) 사이의 갭 영역은 캡핑 절연막(140)에 의해 채워질 수 있다. 캡핑 절연막(140)은 절연 물질을 포함할 수 있다.
캡핑 절연막(140)은 스텝 커버리지(step coverage)가 높은 증착 공정을 이용하여 형성될 수 있다. 이에 따라, 자기터널접합 패턴들(MTJP)의 측벽들 및 도전성 마스크 패턴들(CMP)의 측벽들 상에서 캡핑 절연막(140)이 형성되는 속도는 도전성 마스크 패턴들(CMP)의 상면들 및 제2 하부 절연막(130)의 제2 부분(130_2)의 상면 상에서 캡핑 절연막(140)이 형성되는 속도와 유사하거나 혹은 실질적으로 동일할 수 있다. 도 5e의 캡핑 절연막 내에 도시된 점선은 상기 증착 공정의 중간 단계에서 캡핑 절연막(140)의 형상 및 증착 방향을 나타낼 수 있다.
도전성 마스크 패턴들(CMP)의 상면들 상에서 캡핑 절연막(140)이 형성되는 속도는 제2 하부 절연막(130)의 제2 부분(130_2)의 상면 상에서 캡핑 절연막(140)이 형성되는 속도와 실질적으로 동일할 수 있다. 이에 따라, 도전성 마스크 패턴들(CMP)의 상면들 상에 형성된 캡핑 절연막(140)의 제1 부분(140_1)의 두께(140_1T)는 제2 하부 절연막(130)의 제2 부분(130_2)의 상면 상에 형성된 캡핑 절연막(140)의 제2 부분(140_2)의 두께(140_2T)와 실질적으로 동일할 수 있다.
도 1 및 도 5f를 참조하면, 캡핑 절연막(140)의 제2 부분(140_2)이 제거될 수 있다. 캡핑 절연막(140)의 제2 부분(140_2)은, 예를 들어, 캡핑 절연막(140)의 전면에 에치-백(etch-back) 공정을 수행함으로써 제거될 수 있다. 상기 에치-백 공정은 별도의 마스크 패턴을 이용하지 않고 수행될 수 있다.
캡핑 절연막(140)의 제2 부분(140_2)를 제거하는 공정에 의하여, 캡핑 절연막(140)의 제1 부분(140_1)도 부분적으로 제거될 수 있다. 이에 따라, 캡핑 절연막(140)의 제1 부분(140_1)의 상면의 레벨이 낮아질 수 있다. 몇몇 실시예들에 따르면, 도 5f에 도시된 바와 같이, 캡핑 절연막(140)의 제1 부분(140_1)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨보다 낮아질 수 있다. 다른 실시예들에 따르면, 도 3a를 참조하여 설명한 바와 같이, 캡핑 절연막(140)의 제1 부분(140_1)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨과 실질적으로 동일해질 수 있다. 또 다른 실시예들에 따르면, 도 3b를 참조하여 설명한 바와 같이, 캡핑 절연막(140)의 제1 부분(140_1)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 상면들의 레벨보다 여전히 높을 수 있다. 캡핑 절연막(140)의 제1 부분(140_1) 중 자기터널접합 패턴들(MTJP) 사이의 갭 영역을 채우는 부분은 잔존할 수 있다. 상기 갭 영역에 잔존하는 캡핑 절연막(140)의 제1 부분(140_1)의 상면의 레벨은 도전성 마스크 패턴들(CMP)의 하면들의 레벨보다 높을 수 있다. 다시 말해, 상기 갭 영역에 잔존하는 캡핑 절연막(140)의 제1 부분(140_1)의 상면의 레벨은 자기터널접합 패턴들(MTJP)의 상면들의 레벨보다 높을 수 있다.
캡핑 절연막(140)의 제2 부분(140_2)이 제거됨에 따라, 제2 하부 절연막(130)의 제2 부분(130_2)의 상면이 노출될 수 있다. 이에 반해, 제2 하부 절연막(130)의 제1 부분(130_1)의 상면은 캡핑 절연막(140)의 제1 부분(140_1)의 상기 잔존 부분에 의하여 덮여 있을 수 있다.
도 1 및 도 5g를 참조하면, 제2 하부 절연막(130)의 제2 부분(130_2)이 제거될 수 있다. 제2 하부 절연막(130)의 제2 부분(130_2)을 제거하는 것은 캡핑 절연막(140)의 제1 부분(140_1) 및 도전성 마스크 패턴들(CMP)을 식각 마스크로 이용하여 제2 하부 절연막(130)의 제2 부분(130_2)을 이방성 식각하는 것을 포함할 수 있다. 제2 하부 절연막(130)의 제2 부분(130_2)이 제거됨에 따라, 주변 영역(PR) 상의 식각 정지막(120)이 노출될 수 있다.
몇몇 실시예들에 따르면, 제2 하부 절연막(130)의 제2 부분(130_2)을 제거하는 공정은 생략될 수 있다. 이러한 실시예들에서는, 도 4를 참조하여 설명한 바와 같이, 제2 하부 절연막(130)의 제2 부분(130_2)은 잔존할 수 있다.
도 1 및 도 5h를 참조하면, 기판(100)의 전면을 덮는 상부 절연막(150)이 형성될 수 있다. 상부 절연막(150)은 셀 영역(CR) 상의 제1 부분(150_1) 및 주변 영역(PR) 상의 제2 부분(150_2)을 포함할 수 있다. 상부 절연막(150)의 제1 부분(150_1)은 캡핑 절연막(140)의 제1 부분(140_1)을 덮을 수 있고, 상부 절연막(150)의 제2 부분(150_2)은 식각 정지막(120)을 덮을 수 있다. 상부 절연막(150)의 제1 부분(150_1)의 두께(150_1T)와 상부 절연막(150)의 제2 부분(150_2)의 두께(150_2T)는 실질적으로 동일할 수 있다. 또한, 상부 절연막(150)의 제1 부분(150_1)의 상면의 레벨은 상부 절연막(150)의 제2 부분(150_2)의 상면의 레벨보다 높을 수 있다. 상부 절연막(150)은 절연 물질(일 예로, 저유전 물질)을 포함할 수 있다. 상부 절연막(150)은, 예를 들어, 화학 기상 증착 공정, 물리 기상 증착 공정, 또는 스핀 코팅 공정을 통해 형성될 수 있다.
도 1 및 도 5i를 참조하면, 상부 절연막(150)의 제1 부분(150_1)의 상부가 제거될 수 있다. 상부 절연막(150)의 제1 부분(150_1)의 상부를 제거하는 것은, 예를 들어, 상부 절연막(150)의 제1 부분(150_1)을 노출하는 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 상부 절연막(150)의 제1 부분(150_1)을 식각하는 것, 및 상부 절연막(150) 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
상기 제거 공정에 의하여, 상부 절연막(150)의 제1 부분(150_1)의 두께(150_1T)가 상부 절연막(150)의 제2 부분(150_2)의 두께(150_2T)보다 작아질 수 있다. 또한, 상기 제거 공정에 의하여, 상부 절연막(150)의 제1 부분(150_1)의 상면의 레벨이 낮아질 수 있다. 예를 들어, 상기 제거 공정이 수행된 후, 상부 절연막(150)의 제1 부분(150_1)의 상면의 레벨은 상부 절연막(150)의 제2 부분(150_2)의 상면의 레벨과 실질적으로 동일할 수 있다.
상기 제거 공정이 수행된 후, 제2 하부 절연막(130)의 제1 부분(130_1)의 두께(130T), 캡핑 절연막(140)의 제1 부분(140_1)의 두께(140T), 상부 절연막(150)의 제1 부분(150_1)의 두께(150_1T), 및 상부 절연막(150)의 제2 부분(150_2)의 두께(150_2T) 사이의 관계는 도 1 및 도 2를 참조하여 설명한 바와 같을 수 있다.
도 1 및 도 5j를 참조하면, 상부 절연막(150) 내에, 제1 및 제2 상부 콘택들(152, 154)이 형성될 수 있다. 상부 절연막(150)의 제1 부분(150_1) 내에 제1 상부 콘택들(152)이 형성될 수 있고, 상부 절연막(150)의 제2 부분(150_2) 내에 제2 상부 콘택들(154)이 형성될 수 있다. 제1 상부 콘택들(152)은 도전성 마스크 패턴들(CMP)에 전기적으로 연결될 수 있고, 제2 상부 콘택들(154)은 하부 배선들에 전기적으로 연결될 수 있다. 제1 및 제2 상부 콘택들(152, 154)은 도전 물질을 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 상부 절연막(150) 상에, 상부 배선들(160)이 형성될 수 있다. 상부 배선들(160)은 제1 및 제2 상부 콘택들(152, 154)에 전기적으로 연결될 수 있다. 상부 배선들(160)은 도전 물질을 포함할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기터널접합 패턴들을 설명하기 위한 개념도들이다. 자기터널접합 패턴들(MTJP)의 각각은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 중 어느 하나는 자기터널접합의 자유 패턴이고, 나머지 하나는 자기터널접합의 기준 패턴일 수 있다. 이하, 설명의 간소화를 위하여 제1 자성 패턴(MP1)을 기준 패턴으로 제2 자성 패턴(MP2)을 자유 패턴으로 설명하나, 이와 반대로, 제1 자성 패턴(MP1)이 자유 패턴이고 제2 자성 패턴(MP2)이 기준 패턴일 수 있다. 자기터널접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 기준 패턴의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기터널접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 기준 패턴의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기터널접합 패턴(MTJP)의 전기적 저항은 자유 패턴의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 6a를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MP2)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 제2 자성 패턴(MP2)은 강자성 물질을 포함할 수 있다. 일 예로, 제2 자성 패턴(MP2)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MP2)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 메모리 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al)의 산화물, 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(TBP)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 6b를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 포화 자화량을 낮추기 위해, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 스퍼터링 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 5c와 관련하여 설명된 자기터널접합 막(MTJL)은 자기터널접합 패턴(MTJP)와 실질적으로 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 셀 영역 및 주변 영역을 포함하는 기판;
상기 셀 영역 상의 자기터널접합 패턴;
상기 자기터널접합 패턴의 측벽을 덮는 캡핑 절연막; 및
상기 캡핑 절연막 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 상부 절연막을 포함하되,
상기 제2 부분의 하면의 레벨은 상기 캡핑 절연막의 하면의 레벨보다 낮은 반도체 장치.
- 제1 항에 있어서,
상기 제2 부분의 두께는 상기 제1 부분의 두께보다 큰 반도체 장치.
- 제1 항에 있어서,
상기 제1 부분과 상기 제2 부분은 서로 연결되는 반도체 장치.
- 제1 항에 있어서,
상기 제1 부분의 상면의 레벨과 상기 제2 부분의 상면의 레벨은 실질적으로 동일한 반도체 장치.
- 제1 항에 있어서,
상기 제2 부분의 두께는 상기 캡핑 절연막의 두께와 상기 제1 부분의 두께의 합보다 큰 반도체 장치.
- 제1 항에 있어서,
상기 캡핑 절연막의 상기 하면의 상기 레벨은 상기 자기터널접합 패턴의 하면의 레벨보다 낮은 반도체 장치.
- 제1 항에 있어서,
상기 자기터널접합 패턴 상의 도전성 마스크 패턴을 더 포함하되,
상기 캡핑 절연막의 상면의 레벨은 상기 도전성 마스크 패턴의 상면과 하면의 레벨들 사이에 위치하는 반도체 장치.
- 제1 항에 있어서,
상기 자기터널접합 패턴 상의 도전성 마스크 패턴을 더 포함하되,
상기 캡핑 절연막의 상면의 레벨은 상기 도전성 마스크 패턴의 상면의 레벨과 같거나 상기 도전성 마스크 패턴의 상기 상면의 상기 레벨보다 높은 반도체 장치.
- 제1 항에 있어서,
상기 캡핑 절연막과 상기 기판 사이의 하부 절연막을 더 포함하되,
상기 하부 절연막과 상기 제2 부분은 수평 방향으로 적어도 부분적으로 중첩되는 반도체 장치.
- 제9 항에 있어서,
상기 제2 부분의 두께는 상기 하부 절연막의 두께와 상기 캡핑 절연막의 두께의 합보다 큰 반도체 장치.
- 제9 항에 있어서,
상기 하부 절연막의 하면의 레벨은 상기 제2 부분의 상기 하면의 상기 레벨과 실질적으로 동일한 반도체 장치.
- 제9 항에 있어서,
상기 하부 절연막은 상기 제2 부분과 상기 기판 사이로 연장되는 반도체 장치.
- 제12 항에 있어서,
상기 제2 부분과 상기 기판 사이의 상기 하부 절연막의 두께는 상기 캡핑 절연막과 상기 기판 사이의 상기 하부 절연막의 두께보다 작은 반도체 장치.
- 셀 영역 및 주변 영역을 포함하는 기판을 제공하는 것;
상기 기판 상에 하부 절연막을 형성하되, 상기 하부 절연막은 상기 셀 영역 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 것;
상기 하부 절연막의 상기 제1 부분 상에, 자기터널접합 패턴들을 형성하는 것;
상기 자기터널접합 패턴들을 덮는 캡핑 절연막을 형성하되, 상기 캡핑 절연막은 상기 셀 영역 상의 제1 부분 및 상기 주변 영역 상의 제2 부분을 포함하는 것; 및
에치-백 공정을 수행하여 상기 캡핑 절연막의 상기 제2 부분을 제거하되, 상기 에치-백 공정에 의하여 상기 하부 절연막의 상기 제2 부분이 노출되는 반도체 장치의 제조 방법.
- 제14 항에 있어서,
상기 에치-백 공정에 의하여, 상기 캡핑 절연막의 상기 제1 부분이 부분적으로 제거되는 반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 에치-백 공정이 수행된 후, 상기 캡핑 절연막의 상기 제1 부분의 일부가 상기 자기터널접합 패턴들 사이의 갭 영역에 잔존하는 반도체 장치의 제조 방법.
- 제16 항에 있어서,
상기 갭 영역에 잔존하는 상기 캡핑 절연막의 상기 제1 부분의 상면의 레벨은 상기 자기터널접합 패턴들의 상면들의 레벨보다 높은 반도체 장치의 제조 방법.
- 제14 항에 있어서,
상기 자기터널접합 패턴들을 형성하는 것은:
상기 하부 절연막 상에, 자기터널접합 막을 형성하는 것;
상기 셀 영역 상의 상기 자기터널접합 막 상에 도전성 마스크 패턴들을 형성하는 것; 및
상기 도전성 마스크 패턴들을 식각 마스크로 이용하여 상기 자기터널접합 막을 패터닝하는 것을 포함하는 반도체 장치의 제조 방법.
- 제18 항에 있어서,
상기 패터닝 공정이 수행된 후, 상기 하부 절연막의 상기 제2 부분의 상면의 레벨은 상기 하부 절연막의 상기 제1 부분의 상면의 레벨보다 낮은 반도체 장치의 제조 방법.
- 제14 항에 있어서,
상기 하부 절연막의 상기 제2 부분을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
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