CN108987561B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件以及制造所述半导体器件的方法。所述半导体器件包括：衬底，包括单元区及外围区；磁性隧道结图案，位于所述单元区上；顶盖绝缘层，覆盖所述磁性隧道结图案的侧壁；以及上部绝缘层，包括位于所述顶盖绝缘层上的第一部分及位于所述外围区上的第二部分。所述第二部分的底表面的水平高度低于所述顶盖绝缘层的底表面的水平高度。

Description

半导体器件及其制造方法
[相关申请的交叉参考]
本申请主张在2017年6月5日提出申请的韩国专利申请第10-2017-0069777号的优先权，所述韩国专利申请的内容全文并入本申请供参考。
技术领域
本发明概念涉及一种半导体器件，且更具体来说，涉及一种包括磁性存储器器件的半导体器件以及制作所述半导体器件的方法。
背景技术
磁性存储器器件是利用磁性隧道结(magnetic tunnel junction，MTJ)的存储器器件。磁性隧道结可包括两个磁性层以及夹置在所述两个磁性层之间的绝缘层，且磁性隧道结的电阻可根据所述两个磁性层的磁化方向变化。磁性隧道结在所述两个磁性层的磁化方向彼此反平行时可具有相对高的电阻，且在所述两个磁性层的磁化方向彼此平行时可具有相对低的电阻。磁性存储器器件可使用磁性隧道结的电阻差异来写入/读取数据。
发明内容
根据本发明概念的示例性实施例，一种半导体器件可包括：衬底，包括单元区及外围区；磁性隧道结图案(magnetic tunnel junction pattern)，位于所述单元区上；顶盖绝缘层，覆盖所述磁性隧道结图案的侧壁；以及上部绝缘层，包括位于所述顶盖绝缘层上的第一部分及位于所述外围区上的第二部分。所述第二部分的底表面的水平高度可低于所述顶盖绝缘层的底表面的水平高度。
根据本发明概念的示例性实施例，一种半导体器件可包括：衬底，包括单元区及外围区；一对磁性隧道结图案，位于所述单元区上；一对导电掩模图案，分别位于所述一对磁性隧道结图案上；顶盖绝缘层，位于所述一对磁性隧道结图案之间；以及上部绝缘层，包括位于所述顶盖绝缘层上的第一部分。所述顶盖绝缘层的顶表面的水平高度可处于所述一对导电掩模图案中的每一者的顶表面与底表面之间。
根据本发明概念的示例性实施例，一种制造半导体器件的方法可包括：提供包括单元区及外围区的衬底；在所述衬底上形成下部绝缘层，所述下部绝缘层包括位于所述单元区上的第一部分及位于所述外围区上的第二部分；在所述下部绝缘层的所述第一部分上形成磁性隧道结图案；形成覆盖所述磁性隧道结图案的顶盖绝缘层，所述顶盖绝缘层包括位于所述单元区上的第一部分及位于所述外围区上的第二部分；以及执行回蚀工艺，以移除所述顶盖绝缘层的第二部分，其中所述下部绝缘层的第二部分通过所述回蚀工艺被暴露出。
附图说明
图1示出根据本发明概念示例性实施例的半导体器件的平面图。
图2示出根据本发明概念示例性实施例的半导体器件的剖视图。
图3A及图3B示出根据本发明概念示例性实施例的半导体器件的剖视图。
图4示出根据本发明概念示例性实施例的半导体器件的剖视图。
图5A至图5J示出根据本发明概念示例性实施例的制造半导体器件的方法的剖视图。
图6A及图6B示出根据本发明概念示例性实施例的磁性隧道结图案的概念图。
具体实施方式
在本文中将参照附图阐述本发明概念的示例性实施例。在本说明通篇中，相同的参考编号可表示相同的组件。
图1示出根据本发明概念示例性实施例的半导体器件的平面图。图2示出根据本发明概念示例性实施例的半导体器件的剖视图。图2是沿图1所示线I-I'及线II-II'截取的剖视图。
参照图1及图2，可提供衬底100。在实施例中，衬底100可包括单元区CR及外围区PR。单元区CR可对应于其中设置有磁性隧道结图案MTJP的区域，且外围区PR可对应于其中设置有逻辑电路的区域。根据实施例，磁性隧道结图案MTJP可不设置在外围区PR上。单元区CR与外围区PR可彼此相邻，且它们的平面排列可并不仅限于图中所示平面排列。
衬底100可包括半导体衬底。举例来说，衬底100可包括硅衬底、锗衬底或硅锗衬底。衬底100上可设置有选择元件及/或逻辑电路。举例来说，选择元件可设置在单元区CR上，且逻辑电路可设置在外围区PR上。选择元件及逻辑电路可为晶体管或二极管。
在衬底100上可设置有第一下部绝缘层110。举例来说，第一下部绝缘层110可设置在单元区CR及外围区PR上。第一下部绝缘层110可覆盖选择元件及逻辑电路。第一下部绝缘层110可包含绝缘材料。举例来说，第一下部绝缘层110可包含氧化硅、氮化硅及氮氧化硅中的一者或多者。
在第一下部绝缘层110中可设置有下部线112。下部线112可电连接到选择元件及逻辑电路。下部线112可包含导电材料。举例来说，下部线112可包含以下中的一者或多者：经掺杂的半导体(例如，经掺杂的硅或经掺杂的锗)、金属(例如，钨或铜)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)以及金属半导体化合物(例如，金属硅化物)。
在第一下部绝缘层110上可设置有蚀刻停止层120。举例来说，蚀刻停止层120可设置在单元区CR及外围区PR上。蚀刻停止层120可覆盖第一下部绝缘层110及下部线112。蚀刻停止层120可包含相对于第二下部绝缘层130表现出蚀刻选择性的绝缘材料。举例来说，蚀刻停止层120可包含氮化硅碳。
在蚀刻停止层120上可设置有第二下部绝缘层130。举例来说，第二下部绝缘层130可设置在单元区CR上但不设置在外围区PR上。第二下部绝缘层130可包含绝缘材料。举例来说，第二下部绝缘层130可包含氧化硅、氮化硅及氮氧化硅中的一者或多者。
在第二下部绝缘层130中可设置有底部接触件132。举例来说，底部接触件132可设置在单元区CR上但不设置在外围区PR上。底部接触件132可穿透第二下部绝缘层130及蚀刻停止层120并电连接到下部线112。底部接触件132可包含导电材料。举例来说，底部接触件132可包含经掺杂的半导体、金属、导电金属氮化物及金属半导体化合物中的一者或多者。
在第二下部绝缘层130上可设置有磁性隧道结图案MTJP。举例来说，磁性隧道结图案MTJP可设置在单元区CR上但不设置在外围区PR上。磁性隧道结图案MTJP可电连接到底部接触件132。磁性隧道结图案MTJP可在与衬底100的顶表面平行的方向上彼此间隔开。
磁性隧道结图案MTJP中的每一者可包括依序堆叠的第一磁性图案MP1、隧道势垒图案TBP及第二磁性图案MP2。第一磁性图案MP1及第二磁性图案MP2中的一者可对应于具有单向固定磁化方向的参考磁性图案，且第一磁性图案MP1及第二磁性图案MP2中的另一者可对应于自由磁性图案，自由磁性图案具有可与参考磁性图案的磁化方向平行地或反平行地改变的磁化方向。磁性隧道结图案MTJP中的每一者与其对应的底部接触件132之间可设置有底部电极图案BEP。底部电极图案BEP可包含例如导电金属氮化物(例如，氮化钛及/或氮化钽)。在一些实施例中，可不设置有底部电极图案BEP。
在磁性隧道结图案MTJP中的每一者上可设置有导电掩模图案CMP。导电掩模图案CMP可包含例如钨、钽、铝、铜、钛及/或其导电金属氮化物。导电掩模图案CMP可与位于导电掩模图案CMP下面的磁性隧道结图案MTJP的侧壁对齐。
第二下部绝缘层130可具有包括凹形部分130a的顶表面，凹形部分130a在各磁性隧道结图案MTJP之间朝衬底100凹陷。
在第二下部绝缘层130上可设置有顶盖绝缘层140。举例来说，顶盖绝缘层140可设置在单元区CR上但不设置在外围区PR上。顶盖绝缘层140可包含绝缘材料。举例来说，顶盖绝缘层140可包含氧化硅、氮化硅及氮氧化硅中的一者或多者。
顶盖绝缘层140可覆盖磁性隧道结图案MTJP的侧壁。顶盖绝缘层140可填充各磁性隧道结图案MTJP之间的间隙。顶盖绝缘层140还可填充第二下部绝缘层130的顶表面的凹形部分130a。顶盖绝缘层140可具有比磁性隧道结图案MTJP中的每一者的厚度大的厚度140T。
顶盖绝缘层140可具有在各磁性隧道结图案MTJP之间朝衬底100突出的底表面。顶盖绝缘层140的底表面可低于磁性隧道结图案MTJP的底表面。
顶盖绝缘层140可具有实质上平的顶表面。顶盖绝缘层140的顶表面可高于磁性隧道结图案MTJP的顶表面。举例来说，顶盖绝缘层140的顶表面可低于导电掩模图案CMP的顶表面且高于导电掩模图案CMP的底表面。在实施例中，导电掩模图案CMP可具有在顶盖绝缘层140上方暴露出的一部分。以下将参照图3A及图3B来解释其中顶盖绝缘层140的顶表面以与上述不同的方式定位的其他实施例。
在单元区CR的顶盖绝缘层140上以及外围区PR的蚀刻停止层120上可设置有上部绝缘层150。上部绝缘层150可包括位于单元区CR上的第一部分150_1以及位于外围区PR上的第二部分150_2。上部绝缘层150的第一部分150_1与第二部分150_2可彼此连接。顶盖绝缘层140可被上部绝缘层150的第一部分150_1覆盖，且蚀刻停止层120可被上部绝缘层150的第二部分150_2覆盖。当导电掩模图案CMP的一部分如图2所示在顶盖绝缘层140上方被暴露出或显露出时，上部绝缘层150的第一部分150_1可覆盖导电掩模图案CMP的暴露出的部分。上部绝缘层150可包含绝缘材料。举例来说，上部绝缘层150可包含氧化硅、氮化硅及氮氧化硅中的一者或多者。作为另外一种选择，上部绝缘层150可包含低介电常数介电材料(low-k dielectric material)。举例来说，上部绝缘层150可包含以下中的一者或多者：经氟掺杂的氧化硅、经碳掺杂的氧化硅、多孔氧化硅、聚酰亚胺、聚降冰片烯、苯并环丁烯、聚四氟乙烯(polytetrafluoroethylene，PTFE)、氢基倍半硅氧烷(hydrogensilsesquioxane，HSQ)及甲基倍半硅氧烷(methylsilsesquioxane，MSQ)。
上部绝缘层150的第二部分150_2可具有在水平方向上与顶盖绝缘层140交叠的一部分。上部绝缘层150的第二部分150_2可具有在水平方向上与第二下部绝缘层130交叠的另一部分。
上部绝缘层150的第二部分150_2可具有比顶盖绝缘层140的底表面低的底表面。举例来说，上部绝缘层150的第二部分150_2的底表面可处于与第二下部绝缘层130的底表面的水平高度实质上相同的水平高度。上部绝缘层150的第二部分150_2可具有比顶盖绝缘层140的顶表面高的顶表面。举例来说，上部绝缘层150的第二部分150_2的顶表面可处于与上部绝缘层150的第一部分150_1的顶表面的水平高度实质上相同的水平高度。
上部绝缘层150的第二部分150_2可具有厚度150_2T，厚度150_2T大于上部绝缘层150的第一部分150_1的厚度150_1T且还大于顶盖绝缘层140的厚度140T。上部绝缘层150的第二部分150_2的厚度150_2T可大于上部绝缘层150的第一部分150_1的厚度150_1T与顶盖绝缘层140的厚度140T之和。
上部绝缘层150中可设置有第一顶部接触件152及第二顶部接触件154。举例来说，第一顶部接触件152可设置在单元区CR上，且第二顶部接触件154可设置在外围区PR上。第一顶部接触件152可穿透上部绝缘层150的第一部分150_1并电连接到对应的导电掩模图案CMP。第二顶部接触件154可穿透蚀刻停止层120及上部绝缘层150的第二部分150_2并电连接到对应的下部线112。第一顶部接触件152及第二顶部接触件154可包含导电材料。举例来说，第一顶部接触件152及第二顶部接触件154可包含经掺杂的半导体、金属、导电金属氮化物及金属半导体化合物中的一者或多者。
在上部绝缘层150上可设置有上部线160。上部线160可电连接到第一顶部接触件152及第二顶部接触件154。上部线160可包含导电材料。举例来说，上部线160可包含经掺杂的半导体、金属、导电金属氮化物及金属半导体化合物中的一者或多者。
单元区CR与外围区PR可包括彼此不同的组件，以使得它们对层间介电特性的要求也可彼此不同。根据本发明概念的实施例，单元区CR与外围区PR可具有彼此不同的层间介电结构。举例来说，单元区CR的层间介电结构可包括依序堆叠的第二下部绝缘层130、顶盖绝缘层140及上部绝缘层150的第一部分150_1。相比之下，外围区PR的层间介电结构可包括上部绝缘层150的第二部分150_2。因此，单元区CR及外围区PR可各自设置有具有所需要的特性的层间介电结构。举例来说，上部绝缘层150可包含低介电常数介电材料，且因此各第二顶部接触件154之间的寄生电容可减小。
图3A示出根据本发明概念示例性实施例的半导体器件的简化剖视图。图3A是沿图1所示线I-I'及线II-II'截取的剖视图。
参照图1及图3A，除顶盖绝缘层140的顶表面的水平高度外，图3A所示半导体器件的配置可实质上相同于参照图1及图2所论述的配置。
在一些实施例中，如图3A所示，顶盖绝缘层140的顶表面可处于与导电掩模图案CMP的顶表面的水平高度实质上相同的水平高度。举例来说，顶盖绝缘层140的顶表面可与导电掩模图案CMP的顶表面共面。
上部绝缘层150的第一部分150_1可覆盖顶盖绝缘层140的顶表面及导电掩模图案CMP的顶表面。上部绝缘层150的第一部分150_1可具有实质上平的底表面。
图3B示出根据本发明概念示例性实施例的半导体器件的简化剖视图。详细来说，图3B是沿图1所示线I-I'及线II-II'截取的剖视图。参照图1及图3B，除顶盖绝缘层140的顶表面的水平高度外，图3B所示半导体器件的配置可实质上相同于参照图1及图2所论述的配置。
在一些实施例中，如图3B所示，顶盖绝缘层140的顶表面可处于比导电掩模图案CMP的顶表面的水平高度高的水平高度。在此种配置中，顶盖绝缘层140可覆盖导电掩模图案CMP的顶表面。
上部绝缘层150的第一部分150_1可覆盖顶盖绝缘层140的顶表面。上部绝缘层150的第一部分150_1可具有实质上平的底表面。
图4示出根据本发明概念示例性实施例的半导体器件的剖视图。图4是沿图1所示线I-I'及线II-II'截取的剖视图。参照图1及图4，除第二下部绝缘层130外，图4所示半导体器件的配置可实质上相同于参照图1及图2所论述的配置。
在一些实施例中，如图4所示，第二下部绝缘层130可包括位于单元区CR上的第一部分130_1以及位于外围区PR上的第二部分130_2。
第二下部绝缘层130的第一部分130_1可实质上相同于参照图1及图2所论述的第二下部绝缘层130。
第二下部绝缘层130的第二部分130_2可位于蚀刻停止层120与上部绝缘层150的第二部分150_2之间。第二下部绝缘层130的第二部分130_2可连接到第二下部绝缘层130的第一部分130_1。举例来说，第二下部绝缘层130的第二部分130_2可为从第二下部绝缘层130的第一部分130_1延伸的部分。
第二下部绝缘层130的第二部分130_2可具有比第二下部绝缘层130的第一部分130_1的厚度130_1T小的厚度130_2T。第二下部绝缘层130的第二部分130_2可具有处于与第二下部绝缘层130的第一部分130_1的底表面的水平高度实质上相同的水平高度的底表面。举例来说，第二下部绝缘层130的第二部分130_2的底表面可与第二下部绝缘层130的第一部分130_1的底表面共面。第二下部绝缘层130的第二部分130_2可具有比第二下部绝缘层130的第一部分130_1的顶表面低的顶表面。
上部绝缘层150的第二部分150_2的底表面可高于第二下部绝缘层的第一部分130_1的底表面且低于第二下部绝缘层130的第一部分130_1的顶表面。
第二顶部接触件154可穿透蚀刻停止层120、第二下部绝缘层130的第二部分130_2及上部绝缘层150的第二部分150_2并电连接到对应的下部线112。
图4示出顶盖绝缘层140的顶表面低于导电掩模图案CMP的顶表面且高于导电掩模图案CMP的底表面。在实施例中，顶盖绝缘层140的顶表面可处于与导电掩模图案CMP的顶表面的水平高度实质上相同的水平高度。作为另外一种选择，顶盖绝缘层140的顶表面可处于比导电掩模图案CMP的顶表面的水平高度高的水平高度。
图5A至图5J示出根据本发明概念示例性实施例的制造半导体器件的方法的剖视图。详细来说，图5A至图5J是沿图1所示线I-I'及线II-II'截取的剖视图。参照图1及图5A，可提供衬底100。在实施例中，衬底100可包括单元区CR及外围区PR。衬底100可包括半导体衬底。
可在衬底100上形成选择元件及/或逻辑电路。举例来说，可在单元区CR上形成选择元件，且可在外围区PR上形成逻辑电路。选择元件及逻辑电路可为例如晶体管或二极管。
可在衬底100上形成第一下部绝缘层110。第一下部绝缘层110可形成在单元区CR及外围区PR上。举例来说，第一下部绝缘层110可覆盖选择元件及逻辑电路。第一下部绝缘层110可包含绝缘材料。第一下部绝缘层110可通过例如化学气相沉积、物理气相沉积或旋涂来形成。
可在第一下部绝缘层110中形成下部线112。下部线112可电连接到选择元件及逻辑电路。下部线112可包含导电材料。
参照图1及图5B，可在第一下部绝缘层110上依序形成蚀刻停止层120及第二下部绝缘层130。蚀刻停止层120及第二下部绝缘层130中的每一者可形成在单元区CR及外围区PR上。第二下部绝缘层130可因此包括位于单元区CR上的第一部分130_1以及位于外围区PR上的第二部分130_2。
蚀刻停止层120可包含相对于第二下部绝缘层130表现出蚀刻选择性的材料。举例来说，蚀刻停止层120可包含氮化硅碳，且第二下部绝缘层130可包含氧化硅、氮化硅及氮氧化硅中的一者或多者。蚀刻停止层120及第二下部绝缘层130可通过例如化学气相沉积、物理气相沉积或旋涂来形成。
可在第二下部绝缘层130的第一部分130_1中形成底部接触件132。底部接触件132可不形成在第二下部绝缘层130的第二部分130_2中。举例来说，底部接触件132可形成在单元区CR上但不形成在外围区PR上。底部接触件132可穿透第二下部绝缘层130的第一部分130_1及蚀刻停止层120并电连接到对应的下部线112。底部接触件132可包含导电材料。
参照图1及图5C，可在第二下部绝缘层130上依序形成底部电极层BEL及磁性隧道结层MTJL。底部电极层BEL及磁性隧道结层MTJL中的每一者可形成在单元区CR及外围区PR上。形成磁性隧道结层MTJL可包括依序形成第一磁性层ML1、隧道势垒层TBL及第二磁性层ML2。底部电极层BEL可包含例如导电金属氮化物(例如，氮化钛及/或氮化钽)。底部电极层BEL及磁性隧道结层MTJL可通过例如化学气相沉积或物理气相沉积来形成。在一些实施例中，可跳过形成底部电极层BEL的步骤。
可在磁性隧道结层MTJL上形成导电掩模图案CMP。导电掩模图案CMP可形成在单元区CR上但不形成在外围区PR上。导电掩模图案CMP可彼此间隔开。举例来说，如在平面图中所观察，导电掩模图案CMP可被形成为与底部接触件132对应。形成导电掩模图案CMP可包括在磁性隧道结层MTJL上形成导电掩模层(图中未示出)、在导电掩模层上形成硬掩模图案HMP以及使用硬掩模图案作为蚀刻掩模来对导电掩模层进行图案化。导电掩模图案CMP可包含例如钨、钽、铝、铜、钛及/或其导电金属氮化物。
参照图1及图5D，可形成底部电极图案BEP及磁性隧道结图案MTJP。形成底部电极图案BEP及磁性隧道结图案MTJP可包括使用导电掩模图案CMP作为蚀刻掩模来依序对磁性隧道结层MTJL及底部电极层BEL进行图案化。
可采用离子束蚀刻工艺来对磁性隧道结层MTJL及底部电极层BEL进行图案化。举例来说，可使用离子束IB来辐照磁性隧道结层MTJL及底部电极层BEL且可接着对磁性隧道结层MTJL及底部电极层BEL进行图案化。离子束IB可沿倾斜的方向辐照在衬底100的顶表面上。当辐照离子束IB时，衬底100可绕与衬底100的顶表面垂直的旋转轴旋转，且因此，可对通过导电掩模图案CMP暴露出的磁性隧道结层MTJL及底部电极层BEL执行对称蚀刻(symmetrical etching)。
可执行离子束蚀刻工艺，以使得第二下部绝缘层130的第一部分130_1可在各磁性隧道结图案MTJP之间(或各底部电极图案BEP之间)被暴露出，且第二下部绝缘层130的第二部分130_2也可被暴露出。可执行离子束蚀刻工艺直到可在各磁性隧道结图案MTJP之间(或各底部电极图案BEP之间)局部地蚀刻掉第二下部绝缘层130的第一部分130_1。因此，第二下部绝缘层130的第一部分130_1可具有包括凹形部分130a的顶表面，凹形部分130a在各磁性隧道结图案MTJP之间朝衬底100凹陷。
离子束蚀刻工艺可移除位于外围区PR上的磁性隧道结层MTJL及底部电极层BEL，且可局部地移除第二下部绝缘层130的第二部分130_2。
当执行离子束蚀刻工艺时，可采用比位于单元区CR上的磁性隧道结层MTJL、底部电极层BEL及第二下部绝缘层130的第一部分130_1的蚀刻速率高的蚀刻速率来蚀刻位于外围区PR上的磁性隧道结层MTJL、底部电极层BEL及第二下部绝缘层130的第二部分130_2。蚀刻速率的此种差异可由因在单元区CR上形成磁性隧道结图案MTJP而引起的遮蔽效应(shadowing effect)造成。
因此，在离子束蚀刻工艺期间，第二下部绝缘层130的第二部分130_2可比第二下部绝缘层130的第一部分130_1更快地被移除。总之，在执行离子束蚀刻工艺之后，第二下部绝缘层130的第二部分130_2可具有比第二下部绝缘层130的第一部分130_1的顶表面低的顶表面。举例来说，在执行离子束蚀刻工艺之后，第二下部绝缘层130的第二部分130_2可具有比第二下部绝缘层130的第一部分130_1的厚度130_1T小的厚度130_2T。
参照图1及图5E，可形成顶盖绝缘层140来覆盖磁性隧道结图案MTJP。顶盖绝缘层140可形成在单元区CR及外围区PR上。顶盖绝缘层140可包括位于单元区CR上的第一部分140_1以及位于外围区PR上的第二部分140_2。可使用顶盖绝缘层140来填充各磁性隧道结图案MTJP之间的间隙。顶盖绝缘层140可包含绝缘材料。
顶盖绝缘层140可通过具有优异的台阶覆盖率(step coverage)的沉积工艺来形成。因此，顶盖绝缘层140在磁性隧道结图案MTJP的侧壁上及导电掩模图案CMP的侧壁上的形成速率可实质上相同于或相似于顶盖绝缘层140在导电掩模图案CMP的顶表面上及第二下部绝缘层130的第二部分130_2的顶表面上的形成速率。在图5E中，顶盖绝缘层140被示出为在其中包括虚线，所述虚线表示在沉积工艺的中段中顶盖绝缘层140的形状及沉积方向。
顶盖绝缘层140在导电掩模图案CMP的顶表面上的形成速率可实质上相同于顶盖绝缘层140在第二下部绝缘层130的第二部分130_2的顶表面上的形成速率。在导电掩模图案CMP的顶表面上形成的顶盖绝缘层140的第一部分140_1可因此具有与在第二下部绝缘层130的第二部分130_2的顶表面上形成的顶盖绝缘层140的第二部分140_2的厚度140_2T实质上相同的厚度140_1T。
参照图1及图5F，可移除顶盖绝缘层140的第二部分140_2。可通过例如对顶盖绝缘层140的整个表面执行回蚀工艺来移除顶盖绝缘层140的第二部分140_2。回蚀工艺可在不使用单独的掩模图案的条件下执行。
在移除顶盖绝缘层140的第二部分140_2时，还可局部地移除顶盖绝缘层140的第一部分140_1。顶盖绝缘层140的第一部分140_1可因此具有降低的顶表面。在一些实施例中，如图5F所示，顶盖绝缘层140的第一部分140_1的顶表面可处于比导电掩模图案CMP的顶表面的水平高度低的水平高度。在其他实施例中，如图3A所示，顶盖绝缘层140的第一部分140_1的顶表面可处于与导电掩模图案CMP的顶表面的水平高度实质上相同的水平高度。在某些实施例中，如图3B所示，顶盖绝缘层140的第一部分140_1的顶表面仍可处于比导电掩模图案CMP的顶表面的水平高度高的水平高度。顶盖绝缘层140的第一部分140_1可余留在各磁性隧道结图案MTJP之间的间隙中。余留在所述间隙中的顶盖绝缘层140的第一部分140_1可具有比导电掩模图案CMP的底表面高的顶表面。举例来说，余留在间隙中的顶盖绝缘层140的第一部分140_1的顶表面可处于比磁性隧道结图案MTJP的顶表面的水平高度高的水平高度。
由于顶盖绝缘层140的第二部分140_2已被移除，因此第二下部绝缘层130的第二部分130_2的顶表面可被暴露出。相比之下，第二下部绝缘层130的第一部分130_1的顶表面可被余留在各磁性隧道结图案MTJP之间的顶盖绝缘层140的第一部分140_1覆盖。
参照图1及图5G，可对第二下部绝缘层130的第二部分130_2执行移除工艺。移除工艺可包括使用顶盖绝缘层140的第一部分140_1以及导电掩模图案CMP作为蚀刻掩模来各向同性地蚀刻第二下部绝缘层130的第二部分130_2。在移除第二下部绝缘层130的第二部分130_2时，蚀刻停止层120可出现在外围区PR上。
在一些实施例中，可跳过对第二下部绝缘层130的第二部分130_2进行的移除工艺。在这些情形中，如参照图4所论述，可仍余留第二下部绝缘层130的第二部分130_2。
参照图1及图5H，可形成上部绝缘层150来覆盖衬底100的整个表面。上部绝缘层150可包括位于单元区CR上的第一部分150_1以及位于外围区PR上的第二部分150_2。上部绝缘层150的第一部分150_1可覆盖顶盖绝缘层140的第一部分140_1，且上部绝缘层150的第二部分150_2可覆盖蚀刻停止层120。上部绝缘层150的第一部分150_1可具有与上部绝缘层150的第二部分150_2的厚度150_2T实质上相同的厚度150_1T。上部绝缘层150的第一部分150_1可具有比上部绝缘层150的第二部分150_2的顶表面高的顶表面。上部绝缘层150可包含绝缘材料，例如低介电常数介电材料。上部绝缘层150可通过例如化学气相沉积、物理气相沉积或旋涂来形成。
参照图1及图5I，可执行工艺来移除上部绝缘层150的第一部分150_1的上部部分。移除上部绝缘层150的第一部分150_1的上部部分可包括形成暴露出上部绝缘层150的第一部分150_1的掩模图案(图中未示出)、使用掩模图案作为蚀刻掩模来蚀刻上部绝缘层150的第一部分150_1以及对上部绝缘层150执行平坦化工艺。
可执行移除工艺以使得上部绝缘层150的第一部分150_1的厚度150_1T可减小到低于上部绝缘层150的第二部分150_2的厚度150_2T。另外，可执行移除工艺以使得上部绝缘层150的第一部分150_1的顶表面的水平高度可减小。举例来说，在执行移除工艺之后，上部绝缘层150的第一部分150_1的顶表面可处于与上部绝缘层150的第二部分150_2的顶表面的水平高度实质上相同的水平高度。
在执行移除工艺之后，第二下部绝缘层130的第一部分130_1的厚度130T、顶盖绝缘层140的第一部分140_1的厚度140T、上部绝缘层150的第一部分150_1的厚度150_1T及上部绝缘层150的第二部分150_2的厚度150_2T之间的关系可与参照图1及图2所论述的关系相同。
参照图1及图5J，可在上部绝缘层150中形成第一顶部接触件152及第二顶部接触件154。第一顶部接触件152可形成在上部绝缘层150的第一部分150_1中，且第二顶部接触件154可形成在上部绝缘层150的第二部分150_2中。第一顶部接触件152可电连接到导电掩模图案CMP，且第二顶部接触件154可电连接到下部线112。第一顶部接触件152及第二顶部接触件154可包含导电材料。
返回参照图1及图2，可在上部绝缘层150上形成上部线160。上部线160可电连接到第一顶部接触件152及第二顶部接触件154。上部线160可包含导电材料。
图6A及图6B示出根据本发明概念示例性实施例的磁性隧道结图案的概念图。磁性隧道结图案MTJP中的每一者可包括第一磁性图案MP1、隧道势垒图案TBP及第二磁性图案MP2。第一磁性图案MP1及第二磁性图案MP2中的一者可为磁性隧道结的自由图案，且第一磁性图案MP1及第二磁性图案MP2中的另一者可为磁性隧道结的参考图案。为使说明简洁起见，在下文中将阐述第一磁性图案MP1是参考图案且第二磁性图案MP2是自由图案。作为另外一种选择，第一磁性图案MP1可为自由图案且第二磁性图案MP2可为参考图案。磁性隧道结图案MTJP的电阻可根据自由图案及参考图案的磁化方向而定。举例来说，磁性隧道结图案MTJP的电阻在自由图案与参考图案之间的磁化方向反平行时可比在自由图案与参考图案之间的磁化方向平行时大得多。因此，可通过改变自由图案的磁化方向来调整磁性隧道结图案MTJP的电阻，此可用作根据本发明概念示例性实施例的磁性存储器器件的数据存储原理。
参照图6A，第一磁性图案MP1及第二磁性图案MP2可为用于形成具有水平磁化的结构的磁性层，所述水平磁化与隧道势垒图案TBP的顶表面实质上平行。在这些实施例中，第一磁性图案MP1可包括具有反铁磁材料的层以及具有铁磁材料的层。具有反铁磁材料的层可包含PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO及Cr中的一者或多者。在一些实施例中，具有反铁磁材料的层可包含选自贵金属中的至少一种。贵金属可包括钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)或银(Ag)。包含铁磁材料的层可包含以下中的一者或多者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO及Y3Fe5O12。
第二磁性图案MP2可包含磁化方向可改变的材料。第二磁性图案MP2可包含铁磁材料。举例来说，第二磁性图案MP2可包含以下中的一者或多者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO及Y3Fe5O12。
第二磁性图案MP2可包括多个层。举例来说，第二磁性图案MP2可包括具有多种铁磁材料的多个层以及位于所述多个层之间的具有非磁性材料的层。在此种情形中，具有铁磁材料的层与具有非磁性材料的层可构成合成反铁磁层(synthetic anti-ferromagneticlayer)。合成反铁磁层可减小临界电流密度并增强磁性存储器器件的热稳定性。
隧道势垒图案TBP可包含以下中的一者或多者：镁(Mg)的氧化物、钛(Ti)的氧化物、铝(Al)的氧化物、镁锌(MgZn)的氧化物、镁硼(MgB)的氧化物、钛(Ti)的氮化物及钒(V)的氮化物。举例来说，隧道势垒图案TBP可为单个层或单层的氧化镁(MgO)。作为另外一种选择，隧道势垒图案TBP可包括多个层。可使用化学气相沉积(chemical vapor deposition，CVD)工艺来形成隧道势垒图案TBP。
参照图6B，第一磁性图案MP1及第二磁性图案MP2可为用于形成具有垂直磁化的结构的磁性层，所述垂直磁化与隧道势垒图案TBP的顶表面实质上垂直。在这些实施例中，第一磁性图案MP1及第二磁性图案MP2可包含以下中的一者或多者：具有L10晶体结构的材料、具有密排六方晶格(hexagonal close-packed lattice)的材料以及非晶稀土过渡金属(Rare Earth Transition Metal，RE-TM)合金。举例来说，第一磁性图案MP1及第二磁性图案MP2可包含至少一种具有L10晶体结构的材料(例如，Fe50Pt50、Fe50Pd50、Co50Pt50、Co50Pd50及Fe50Ni50)。作为另外一种选择，第一磁性图案MP1及第二磁性图案MP2可包含其中所含有的铂的含量介于10at.％(原子百分比)到45at.％范围内的Co3Pt有序合金或钴铂(CoPt)无序合金，且所述Co3Pt有序合金或钴铂(CoPt)无序合金具有密排六方晶格。不同地，第一磁性图案MP1及第二磁性图案MP2可包含非晶稀土过渡金属合金中的至少一者，所述非晶稀土过渡金属合金含有以下两者：铁(Fe)、钴(Co)及镍(Ni)中的一者或多者；以及例如铽(Tb)、镝(Dy)及钆(Gd)等稀土金属中的一者或多者。
第一磁性图案MP1及第二磁性图案MP2可包含表现出界面垂直磁各向异性的材料。界面垂直磁各向异性可指其中具有本征平面内磁化性质的磁性层因来自与和所述磁性层相邻的另一个层之间的界面的效应而具有垂直磁化方向的现象。用语“本征平面内磁性质”意指当不对磁性层施加外部因素时，磁性层具有与磁性层的最宽的表面(或纵向方向)平行的磁化方向。举例来说，当衬底上设置有具有本征平面内磁化性质的磁性层且未施加外部因素时，磁性层的磁化方向可被取向成与衬底的顶表面实质上平行。
举例来说，第一磁性图案MP1及第二磁性图案MP2可包含钴(Co)、铁(Fe)及镍(Ni)中的一者或多者。第一磁性图案MP1及第二磁性图案MP2还可包含包括以下在内的非磁性材料中的至少一者：硼(B)、锌(Zn)、铝(Al)、钛(Ti)、钌(Ru)、钽(Ta)、硅(Si)、银(Ag)、金(Au)、铜(Cu)、碳(C)、氮(N)或其任意组合。举例来说，第一磁性图案MP1及第二磁性图案MP2可包含CoFe或NiFe，且还可包含硼(B)。另外，为减少饱和磁化，第一磁性图案MP1及第二磁性图案MP2还可包含钛(Ti)、铝(Al)、硅(Si)、镁(Mg)、钽(Ta)及硅(Si)中的一者或多者。第一磁性图案MP1及第二磁性图案MP2可使用溅射工艺或化学机械[气相]沉积(CVD)工艺形成。
参照图5C论述的磁性隧道结层MTJL可包含与磁性隧道结图案MTJP的材料实质上相同的材料。
根据本发明概念的实施例，单元区与外围区可具有彼此不同的层间介电结构。因此，单元区及外围区可各自设置有具有所需要的特性的层间介电结构。举例来说，上部绝缘层可由低介电常数介电材料形成，且因此各第二顶部接触件之间的寄生电容可减小。
尽管已结合在附图中示出的本发明实施例阐述了本发明，然而所属领域中的技术人员应理解，在不背离本发明的技术精神及关键特征的条件下可作出各种改变及修改。对所属领域中的技术人员而言将显而易见的是，在不背离本发明概念的范围及精神的条件下可对本发明概念作出各种替代、修改及改变。

Claims (21)

1.一种半导体器件，其特征在于，包括：
衬底，包括单元区及外围区；
磁性隧道结图案，位于所述单元区上；
顶盖绝缘层，覆盖所述磁性隧道结图案的侧壁；
导电掩模图案，位于所述磁性隧道结图案上；以及
上部绝缘层，包括位于所述顶盖绝缘层上的第一部分及在所述外围区中位于所述衬底上的第二部分，
其中所述顶盖绝缘层的顶表面位于所述导电掩模图案的顶表面与所述导电掩模图案的底表面之间，所述顶盖绝缘层的所述顶表面的边缘与所述导电掩模图案的侧壁直接接触，且所述顶盖绝缘层的整个所述顶表面是平的，其中所述上部绝缘层的所述第二部分的底表面被设置成低于所述顶盖绝缘层的底表面。
2.根据权利要求1所述的半导体器件，其特征在于，所述上部绝缘层的所述第二部分具有比所述上部绝缘层的所述第一部分的厚度大的厚度。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一部分与所述第二部分连接到彼此。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一部分的顶表面与所述第二部分的顶表面实质上齐平。
5.根据权利要求1所述的半导体器件，其特征在于，所述上部绝缘层的所述第二部分的厚度大于所述顶盖绝缘层的厚度与所述上部绝缘层的所述第一部分的厚度的总和。
6.根据权利要求1所述的半导体器件，其特征在于，所述顶盖绝缘层的底表面被设置成低于所述磁性隧道结图案的底表面。
7.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述顶盖绝缘层与所述衬底之间的下部绝缘层，
其中所述下部绝缘层与所述第二部分在水平方向上至少局部地彼此交叠。
8.根据权利要求7所述的半导体器件，其特征在于，所述第二部分的厚度大于所述下部绝缘层的厚度与所述顶盖绝缘层的厚度的总和。
9.根据权利要求7所述的半导体器件，其特征在于，所述下部绝缘层的底表面与所述第二部分的底表面实质上齐平。
10.根据权利要求7所述的半导体器件，其特征在于，所述下部绝缘层在所述第二部分与所述衬底之间延伸。
11.根据权利要求10所述的半导体器件，其特征在于，所述下部绝缘层在所述第二部分与所述衬底之间的厚度小于所述下部绝缘层在所述顶盖绝缘层与所述衬底之间的厚度。
12.根据权利要求7所述的半导体器件，其特征在于，所述下部绝缘层不延伸到所述外围区上。
13.根据权利要求1所述的半导体器件，其特征在于，所述上部绝缘层包含低介电常数介电材料。
14.一种半导体器件，其特征在于，包括：
衬底，包括单元区及外围区；
一对磁性隧道结图案，位于所述单元区上；
一对导电掩模图案，分别位于所述一对磁性隧道结图案上；
顶盖绝缘层，位于所述一对磁性隧道结图案之间；
下部绝缘层，位于所述顶盖绝缘层与所述衬底之间；以及
上部绝缘层，包括位于所述顶盖绝缘层上的第一部分，
其中所述顶盖绝缘层的顶表面设置在所述一对导电掩模图案中的每一者的顶表面与底表面之间，所述顶盖绝缘层的所述顶表面的边缘与所述一对导电掩模图案中的每一者的侧壁直接接触，
其中所述下部绝缘层的顶表面具有与所述顶盖绝缘层接触的凹形部分，
其中所述顶盖绝缘层的底表面设置成低于所述一对磁性隧道结图案的底表面，且
其中所述顶盖绝缘层的所述顶表面是平的。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一部分覆盖所述一对导电掩模图案。
16.根据权利要求14所述的半导体器件，其特征在于，所述顶盖绝缘层具有朝所述一对磁性隧道结图案之间的所述衬底以凸出方式突出的底表面。
17.根据权利要求14所述的半导体器件，其特征在于，所述顶盖绝缘层填充所述一对磁性隧道结图案之间的间隙。
18.根据权利要求14所述的半导体器件，其特征在于，所述上部绝缘层还包括在所述外围区中位于所述衬底上的第二部分，
所述上部绝缘层的所述第二部分的厚度大于所述上部绝缘层的所述第一部分的厚度。
19.根据权利要求18所述的半导体器件，其特征在于，所述第二部分的厚度大于所述第一部分的厚度与所述顶盖绝缘层的厚度的总和。
20.根据权利要求18所述的半导体器件，其特征在于，所述第二部分的底表面被设置成低于所述顶盖绝缘层的底表面。
21.根据权利要求18所述的半导体器件，其特征在于，
所述下部绝缘层与所述第二部分在水平方向上至少局部地彼此交叠。
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