JP2005332885A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】 素子分離絶縁膜の上部に形成される凹部を容易且つ確実に形成し、フローティングゲートの容量結合を効果的に防止する。
【解決手段】 素子分離絶縁膜３０が、第１素子分離絶縁膜３１と第２素子分離絶縁膜３２の２つにより形成される。第１素子分離絶縁膜３１は、素子分離溝１３が平坦に埋まらず、窪み部３１ｖが形成されるような厚さで、減圧ＣＶＤ法によって全面堆積される。第２素子分離絶縁膜３２としてのポリシラザン膜が窪み部３１ｖを埋めるように全面塗布され、熱酸化により緻密化される。第１素子分離絶縁膜３１と第２素子分離絶縁膜３２は、ＣＭＰ法により平坦化された後、第２素子分離絶縁膜３２のエッチングレートの方が第１素子分離絶縁膜のそれよりも高いエッチング条件でエッチングされる。
【選択図】 図２Ａ

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、より詳しくは、素子形成領域を区画する素子分離絶縁膜の構造に関する。
いわゆるフローティングゲート型の、電気的に書換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、フローティングゲート間の容量結合の増大が問題となっている。この問題の解決のため、フローティングゲート間に形成された素子分離絶縁膜をエッチングして凹部を形成するなどすることにより、コントロールゲートをフローティングゲート間に深く埋め込むようにした技術が、例えば特許文献１により知られている。
この技術を、図３０を参照して説明する。半導体基板１１は、複数の素子形成領域１２を有している。隣接する素子形成領域１２は、素子分離溝１３により区画されており、この素子分離溝１３には、素子形成領域１２に形成されるメモリセル間を電気的に分離するための素子分離絶縁膜１４が埋め込まれる。この素子形成領域１２上には、下から順に下部ゲート絶縁膜（トンネル絶縁膜）２１、フローティングゲート２２、第２ゲート絶縁膜（ＯＮＯ膜）２３、及びポリシリコン膜２６ａ及びタングステンシリサイド膜（ＷＳｉ膜）２６ｂで形成されたコントロールゲート２６が形成され、これにより１つのメモリセルが形成される。素子分離絶縁膜１４の中央部には、エッチングにより凹部１４ｖが形成され、これにより、この凹部１４ｖにまでコントロールゲート２６が埋め込まれる。これにより、フローティングゲート２２間の容量結合を抑制することができる。
特開２００１−１６８３０６号公報（段落［００３２］〜段落［００４１］、図１７等）
しかし、この特許文献１の技術では、素子分離絶縁膜１４に凹部１４ｖを形成するために、フローティングゲート２２の側壁にスペーサマスクを形成して素子分離絶縁膜１４をエッチングしなければならない。このため、スペーサマスクの工程の分、製造工程が増加するという問題があった。特に、微細化の進展により素子分離絶縁膜１４の幅が狭くなっていると、凹部１４ｖ内にコントロールゲート２６を埋め込むことが困難になり、フローティングゲート２２間の容量結合を抑制することが難しくなるという問題があった。
本発明は、このような問題に鑑みてなされたものであり、素子分離絶縁膜の上部に形成される凹部を容易且つ確実に形成し、フローティングゲートの容量結合を効果的に防止することを目的とするものである。
上記目的達成のため、この発明に係る不揮発性半導体記憶装置は、素子分離溝によって区画された素子形成領域を有する半導体基板と、前記素子形成領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成されたフローティングゲートと、前記素子分離溝内に形成されその上部に凹部を有する第１素子分離絶縁膜と、前記凹部内に形成された第２素子分離絶縁膜と、前記フローティングゲートの表面、前記第１素子分離絶縁膜及び前記第２素子分離絶縁膜の上部に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記フローティングゲートの上部及び前記第１及び第２素子分離絶縁膜の上部に形成されたコントロールゲートとを備え、前記第１素子分離絶縁膜の両端の最上部が、前記第２素子分離絶縁膜の最上部よりも高い位置に存在するように構成されたことを特徴とする。
この不揮発性半導体記憶装置において、前記第１素子分離絶縁膜の最上部は、前記フローティングゲートの最上部よりも低い位置に存在するように構成することができる。また、前記第２素子分離絶縁膜は、所定のエッチング条件において第１素子分離絶縁膜よりもエッチングレートが高いものとすることができる。
上記目的達成のため、この発明に係る不揮発性半導体記憶装置の製造方法は、 不揮発性半導体素子が形成される素子形成領域を区画する素子分離溝を半導体基板上に形成する素子分離溝形成工程と、前記素子形成領域を電気的に分離するための第１素子分離絶縁膜を、前記素子分離溝に前記第１素子分離絶縁膜の第１の窪み部が形成されるような厚さで形成する第１素子分離絶縁膜形成工程と、前記素子形成領域を電気的に分離するための第２素子分離絶縁膜を、前記第１の窪み部を埋めるように形成する第２素子分離絶縁膜形成工程と、前記第１素子分離絶縁膜及び第２素子分離絶縁膜を平坦化する平坦化工程と、前記第２素子分離絶縁膜のエッチングレートの方が前記第１素子分離絶縁膜のエッチングレートよりも高い条件で前記第１素子分離絶縁膜及び第２素子分離絶縁膜をエッチングして、前記第１素子分離絶縁膜の両端の最上部の高さが前記第２素子分離絶縁膜の上面の高さより高くなることにより構成される第２の窪み部を形成するエッチング工程と、前記素子形成領域上に下部ゲート絶縁膜を介して形成されるフローティングゲート材料膜の表面及び前記第２の窪み部に上部ゲート絶縁膜を形成する工程と、この上部ゲート絶縁膜上にコントロールゲート材料膜を形成するコントロールゲート材料膜形成工程とを備えたことを特徴とする。
本発明によれば、前記第１素子分離絶縁膜の両端の最上部が、前記第２素子分離絶縁膜の最上部よりも高い位置に存在するようにされるので、これにより、コントロールゲートはフローティングゲート間の深い位置まで埋め込まれ、これによりフローティングゲート間の容量結合が効果的に抑制される一方、第１素子分離絶縁膜の両端の最上部により、コントロールゲートと半導体基板との間の耐圧が高く保たれる。
次に、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
図１はこの発明の第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイのレイアウトであり、図２Ａ、図２Ｂはそれぞれ図１のＡ−Ａ、Ｂ−Ｂ断面図である。
図１に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、ビット線１に沿って複数のメモリセル２と選択トランジスタ３とが直列接続された構成となっている。また、ワード線方向に配列された複数のメモリセル２は共通のコントロールゲート線（ワード線）４で接続されており、選択トランジスタ３は共通の選択ゲート線５で接続されている。各選択トランジスタ３には、ビット線コンタクト６を介してビット線１が接続されている。
図２Ａに示すように、メモリセルアレイは、シリコン基板１１上に形成された素子形成領域１２を有し、この素子形成領域１２は素子分離溝１３により区画されている。メモリセル２のゲート及び選択トランジスタ３のゲートは、この素子形成領域１２上に形成されている。また、図２Ｂに示すように、ビット線１方向で隣接するメモリセル２は、シリコン基板１１上においてソース−ドレイン拡散層１４ａを共有している。同様に、ビット線１方向で隣接するメモリセル２と選択トランジスタ３とは、基板１１上においてソース−ドレイン拡散層１４ｂを共有している。また、ビット線コンタクト６を挟んで対向する選択トランジスタ３は、基板１１上においてソース−ドレイン拡散層１４ｃを共有している。
各素子形成領域２には、トンネル絶縁膜である第１ゲート絶縁膜２１（下部ゲート絶縁膜）を介してフローティングゲート２２ａが形成されている。フローティングゲート２２ａ上には、第２ゲート絶縁膜２３（上部ゲート絶縁膜）を介して、コントロールゲート２６が形成されている。コントロールゲート２６は、多結晶シリコン膜２６ａとタングステンシリサイド（ＷＳｉ）膜２６ｂとの二層構造である。膜２６ａ及び２６ｂの材料は、多結晶シリコンやタングステンシリサイドに限定されるものではなく、例えばポリシリコンのシリサイド膜等も利用可能である。なお、フローティングゲート２２ａ、第１ゲート絶縁膜２１及び素子分離溝１３は、後述するように同時にパターニングされるため、その側面において互いに整合している。
また、素子分離溝１３の内壁（底面及び側面）には絶縁膜１３ｂが、フローティングゲート２２ａの側面には絶縁膜２２ｂがそれぞれ形成されている。そして、素子分離溝１３の内部には、素子分離絶縁膜３０が形成されている。この素子分離絶縁膜３０は、第１素子分離絶縁膜３１と、第２素子分離絶縁膜３２とから形成される。第１素子分離絶縁膜３１は、図２Ａに示すように、左右両側に、素子分離溝１３内の内壁に沿って形成され絶縁膜１３ｂ及び２２ｂと接触する延伸部３１ｅを備えている。また、第１素子分離絶縁膜３１は、その中央部に窪み部３１ｖを有し、左右両側の延伸部３１ｅの高さが最も高い凹形状となるように形成される。延伸部３１ｅの上端部は、フローティングゲート２２の下面よりも上方で且つフローティングゲート２２ａの上面よりも下方に位置し、絶縁膜２２ｂを介してフローティングゲート２２ａと隣接するように形成されている。
第２素子分離絶縁膜３２は、第１素子分離絶縁膜３１の窪み部３１ｖをほぼ満たすように形成される。しかし、第１素子分離絶縁膜３１の最上部（延伸部３１ｅの上端）は、第２素子分離絶縁膜３２の最上部（上面３２ａ）よりも高い位置に存在する。これにより、素子分離絶縁膜３０は、その上部にコントロールゲート２６が埋め込まれるべき凹部３５を備えることになる。
コントロールゲート２６は、図２Ａに示すように、ビット線と直交する方向において複数の素子形成領域１２に跨って連続的にパターン形成され、コントロールゲート線（ワード線）４を構成している。上述のように、延伸部３１ｅの高さは、フローティングゲート２２ａの上面よりも低い位置とされており、また、上面３２ａはそれよりも更に低い位置とされている。このため、コントロールゲート２６は、フローティングゲート２２の上部だけでなく、フローティングゲート２２ａ間の凹部３５まで埋め込まれるように形成される。これにより、隣接するフローティングゲート２２ａ間の容量結合を抑制することができる。
図２Ｂに示すように、選択トランジスタ３は、ゲート２２ａ’、絶縁膜２３’、選択ゲート線２６´（膜２６ａ’及び２６ｂ’）を備えている。ゲート２２ａ’、絶縁膜２３’、膜２６ａ’及び２６ｂ’はそれぞれ、メモリセル２の各部２２ａ、２３、２６ａ及び２６ｂ同一の材料膜で形成されている。ただし、選択ゲート線２６’は、第２ゲート絶縁膜２３’が一部除去されることにより、ゲート２２ａ’と直接接続（短絡）されている。
この実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を、図３〜図１２Ｂを参照して説明する。
まず、図３に示すように、シリコン基板１１上に第１ゲート絶縁膜２１として、１０ｎｍのシリコン酸化膜を形成し、この上にフローティングゲート２２ａの材料膜として、減圧ＣＶＤ法（Low Pressure Chemical Vapor Deposition method）によって厚さ１６０ｎｍ程度のポリシリコン膜２２を堆積し、更にＣＭＰ（chemical mechanical polishing ）プロセスにおけるストッパ膜として、減圧ＣＶＤ法によって、厚さ９０ｎｍ程度のシリコン窒化膜２７を形成する。続いて、シリコン窒化膜２７上に、フォトリソグラフィ技術を用いて、フォトレジストパターン２８を形成する。
次に、図４に示すように、フォトレジストパターン２８をエッチングマスクとして、シリコン窒化膜２７、ポリシリコン膜２２、第１ゲート絶縁膜２１及びシリコン基板１１をエッチングする。これにより、メモリセル２が形成される素子形成領域１２と、これを区画する素子分離溝１３とが形成される。一例として、素子分離溝の大きさは、ポリシリコン膜２２の上面からの深さが２２０ｎｍ程度で、幅が上部で７０ｎｍ程度である。同一のフォトレジストパターン２８をマスクとしてパターニングが行なわれるため、ポリシリコン膜２２、第１ゲート絶縁膜２１及び素子形成領域１２の側面は、互いに整合する。この後、エッチングによるダメージを除去するため、熱酸化法によって、ポリシリコン膜２２の側面、及び素子分離溝１３の側面と底面に、それぞれシリコン酸化膜２２ｂ、シリコン酸化膜１３ｂを形成する。
次に、図５に示すように、素子分離溝１３に埋め込むための第１素子分離絶縁膜３１としてのシリコン酸化膜を、プラズマＣＶＤ法によって、素子分離溝１３内だけでなく、素子形成領域１２上に形成されたシリコン窒化膜２７上も含めて全面に堆積する。素子分離溝１３が平坦に埋まってしまわず、素子分離溝１３に窪み部３１ｖが形成されるよう、第１素子分離絶縁膜３１の厚さは、図示しない平坦な領域において、素子分離溝１３の幅の１／２未満とする。この実施の形態では、素子分離溝１３の幅が７０ｎｍであるため、第１素子分離絶縁膜３１の厚さを、図示しない平坦な領域において、２０ｎｍ程度に設定する。
次に、図６に示すように、第１素子分離絶縁膜３１上に、第２素子分離絶縁膜３２を、窪み部３１ｖが隙間なく埋まるように堆積する。第２素子分離絶縁膜３２の堆積は、窪み部３１ｖの内部を含む第１素子分離絶縁膜３１上の全面にポリシラザンを塗布し、さらに水蒸気添加酸化雰囲気中において熱処理を行なってポリシラザンを緻密化する方法により行なう。この方法によると、窪み部３１ｖが狭く深くても、窪み部３１ｖを容易に埋めることができる。
次に、図７に示すように、シリコン窒化膜２７をストッパ膜としたＣＭＰ法により、第１素子分離絶縁膜３１及び第２素子分離絶縁膜３２をシリコン窒化膜２７の上面まで除去・平坦化する。
そして、図８に示すように、１５０℃の燐酸処理により、シリコン窒化膜２７を除去し、ポリシリコン膜２２の上面を露出させる。
その後、図９に示すように、第１素子分離絶縁膜３１及び第２素子分離絶縁膜３２の一部をエッチングによって除去して、ポリシリコン膜２２間に凹部３５を形成する。エッチングには、第２素子分離絶縁膜３２を構成するポリシラザンのエッチングレートの方が、第１素子分離絶縁膜３１を構成するシリコン酸化膜のエッチングレートよりも高い選択エッチングを用いる。この実施の形態では、バッファフッ酸（フッ酸とフッ化アンモニウムの混合液）を用いてエッチングを行なう。バッファフッ酸を用いることで、シリコン酸化膜のエッチングレートに対するポリシラザンのエッチングレートの比（選択比）を高くすることができる。バッファフッ酸の代わりにフッ酸蒸気を用いてもよい。
エッチングは絶縁膜３１及び３２の上部から徐々に進むが、エッチングレートの差のため、第１素子分離絶縁膜３１の延伸部３１ｅの高さが、第２素子分離絶縁膜３２の上面３２ａの高さよりも高く保持される。こうして、延伸部３１ｅの上端がポリシリコン膜２２の上端と下端の間に位置し（すなわち、ポリシリコン膜２２の側面が部分的に露出し）、上面３２ａが第１ゲート絶縁膜２１のやや上方となるまでエッチングを継続する。なお、上面３２ａと延伸部３１ｅの上端の高さの差は、エッチング条件を調整することで変更することができる。
このように、延伸部３１ｅの上端が、第２素子分離絶縁膜３２の上面３２ａよりも高い位置とされることにより、フローティングゲート２２ａ間の容量結合が抑制されると共に、コントロールゲート２６と半導体基板１１との間の耐圧を高く保つことができる。
次に、図１０に示すように、第２ゲート絶縁膜２３として、減圧ＣＶＤ法によって所定の厚さのＯＮＯ膜を、ポリシリコン膜２２の上面と側面、並びに第１素子分離絶縁膜３１及び第２素子分離絶縁膜３２の上（即ち凹部３５の内面）に形成する。ＯＮＯ膜は、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜を順次積層して形成される３層構造の絶縁膜である。なお、選択トランジスタ３を形成する領域では、第２ゲート絶縁膜２３を一部除去して、ポリシリコン膜２２とコントロールゲート２６が短絡されるようにする。
続いて、図１１に示すように、この第２ゲート絶縁膜２３上に、コントロールゲート２６の材料として、多結晶シリコン膜２４とタングステンシリサイド膜２５とを順次形成する。具体的には、減圧ＣＶＤ法によって、燐（Ｐ）がドープされた厚さ８０ｎｍ程度のポリシリコン膜２４を形成し、続いてスパッタリング法によって、厚さ８５ｎｍ程度のタングステンシリサイド膜２５を形成する
次に、図１２Ａに示すように、シリコン窒化膜のマスクパターン４４を形成する。このマスクパターン４４は、減圧ＣＶＤ法によって厚さ３００ｎｍ程度のシリコン窒化膜をタングステンシリサイド膜２５上に形成し、さらに、このシリコン窒化膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン窒化膜をエッチングすることにより形成される。このマスクパターン４４は、素子分離溝１３の延伸方向に対して垂直方向に延伸したものである。続いて、マスクパターン４４をエッチングマスクとして、タングステンシリサイド膜２５、ポリシリコン膜２４、第２ゲート絶縁膜２３、ポリシリコン膜２２をパターニングする。これにより、図１２Ｂに示すように、ポリシリコン膜２２は、各メモリセル２のフローティングゲート２２ａの形状に成形され、ポリシリコン膜２４及び２５は、コントロールゲート２６を形成する膜２６ａ、２６ｂの形状に成形される。
その後、燐酸処理によるシリコン窒化膜４４の除去、イオン注入・熱拡散によるソース−ドレイン拡散層１４ａ、１４ｂ及び１４ｃの形成、減圧ＣＶＤ法による層間絶縁膜４１の形成、及びビット線１の形成を行なうことにより、図１、図２Ａ及び図２Ｂに示すようなＮＡＮＤ型ＥＥＰＲＯＭのセルアレイが得られる。
このように、本実施の形態では、素子分離絶縁膜３０となる第１素子分離絶縁膜３１の窪み部３１ｖに、同じく素子分離絶縁膜３０となる第２素子分離絶縁膜３２を形成する。そして、この第１素子分離絶縁膜３１の一部、及び第２素子分離絶縁膜３２の一部を、膜３２のエッチングレートが膜３１のそれよりも高いエッチング条件によって除去することで、凹部３５を形成している。凹部３５は、膜３１と３２のエッチングレートの違いにより自己整合的に形成される。すなわち、本実施の形態では、凹部３５を形成するために、ポリシリコン膜２２の側壁にスペーサマスクを形成する必要がないので、製造工程を簡略化することができる。また、延伸部３１ｅの横方向の厚みが小さいため、凹部３５の広さを、素子分離溝３５の幅とほぼ同等の大きさとすることができる。このため、微細化の進展により、素子分離溝３５の幅が小さくなっても、凹部３５の幅を十分に広いものとし、よって確実に凹部３５にコントロールゲート２６を埋め込むことが可能になる。従って、フローティングゲート２２ａ間の容量結合を効果的に抑制することができる。また、エッチングレートの差（選択比）を調整することにより、凹部３５の幅、深さを容易且つ確実に制御することができる。また、第１素子分離膜３１の両端の延伸部３１ｅが第２素子分離絶縁膜３２に対して突出しており、これにより、凹部３５の深さが深くなってコントロールゲート２６が深く埋め込まれたとしても、コントロールゲート２６と半導体基板１１との間の耐圧が高く保たれることになる。
選択トランジスタ３の断面構造（図１のＣ−Ｃ断面）を、図１３を参照して説明する。メモリセル２とは異なり、選択トランジスタ３は、第２ゲート絶縁膜２３が一部除去されることにより、ポリシリコン膜２２’とコントロールゲート２６’とが短絡された構造となっている。素子分離溝１３は、メモリセル２の形成領域から連続したものであり、第１素子分離絶縁膜３１と第２素子分離絶縁膜３２からなる素子分離絶縁膜３０もメモリセル２の形成領域から連続した同一構造のものである。
この実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの周辺回路を構成するトランジスタの構成例を、図１４を参照して説明する。周辺回路を構成するトランジスタのゲートの構成要素である第１ゲート絶縁膜２１ｐ、ポリシリコン膜２２ｐ、第２ゲート絶縁膜２３ｐ、及びポリシリコン層２６ｐは、メモリセルの各部２１、２２ａ、２３、及び２６と同一の膜で形成することもできる。また、第２ゲート絶縁膜２３ｐは一部エッチング等で除去され、これによりポリシリコン層２６ｐとポリシリコン層２２ｐとが短絡された構造とされているのは、選択トランジスタ３と同様である。また、周辺回路を構成するトランジスタの素子領域１２´を区画する素子分離溝１３´に形成される素子分離絶縁膜３０は、メモリセル領域のものと同時に形成され、その構造は、メモリセル領域におけるのと同様に、第１素子分離絶縁膜３１が凹形状に形成され、第２素子分離絶縁膜３２がその凹型の窪み部に形成された構造となっている。
［第２の実施の形態］
次に、本発明の第２の実施の形態を図面を参照して説明する。
この実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのセルアレイのレイアウトは、図１に示すものと同様であるが、Ａ−Ａ、Ｂ−Ｂ断面図が、図１５Ａ及び図１５Ｂに示すような形状とされている。第１の実施の形態では、フローティングゲート２２ａと、第１ゲート絶縁膜２１と、素子分離溝１３との側面が互いに整合していたが、この実施の形態では、これらの側面は整合していない。しかし、素子分離絶縁膜３１の延伸部３１ｅ、及び素子分離絶縁膜３２の上面３２ａの位置関係は、第１の実施の形態と同様にすることができる。
以下、この第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造工程を、図１６〜図２５Ｂを参照して説明する。
まず、図１６に示すように、シリコン基板１１上に、バッファ酸化膜として、熱酸化法によって厚さ１０ｎｍ程度のシリコン酸化膜５０を形成し、この上にＣＭＰプロセスにおけるストッパ膜として、減圧ＣＶＤ法によって厚さ９０ｎｍ程度のシリコン窒化膜５１を堆積する。続いて、シリコン窒化膜５１上に、フォトリソグラフィ技術を用いて、フォトレジストパターン５２を形成する。
次に、図１７に示すように、フォトレジストパターン５２をエッチングマスクとして、シリコン窒化膜５１、シリコン酸化膜５０及びシリコン基板１１をエッチングする。これにより、メモリセル２が形成される素子形成領域１２、これを区画する素子分離溝１３とが形成される。この後、エッチングによるダメージを除去するため、熱酸化法によって、及び素子分離溝１３の側面と底面に、シリコン酸化膜１３ｂを形成する。
その後、図１８に示すように、素子分離溝１３に埋め込むための第１素子分離絶縁膜３１としてのシリコン酸化膜を、プラズマＣＶＤ法によって、素子分離溝１３内を含む全面に堆積する。窪み部３１ｖが形成されるような厚さに設定する（例えば、素子分離溝１３の幅の１／２未満）とすることは、第１の実施の形態と同様である。
次に、図１９に示すように、第１素子分離絶縁膜３１上に、第２素子分離絶縁膜３２を、窪み部３１ｖを隙間なく埋めるように全面堆積する。第２素子分離絶縁膜３２は、第１の実施の形態と同様、（１）ポリシラザンの全面塗布の工程、及び（２）水蒸気添加酸化雰囲気中における熱処理によるポリシラザンの緻密化工程、とにより形成することができる。
続いて、図２０に示すように、シリコン窒化膜５１をストッパ膜としたＣＭＰ法により、第１素子分離絶縁膜３１及び第２素子分離絶縁膜３２をシリコン窒化膜５１の上面まで除去・平坦化する。その後、図２１に示すように、第１素子分離絶縁膜３１及び第２素子分離絶縁膜３２の一部をエッチングによって除去する。第１の実施の形態と同様に、シリコン酸化膜（第１素子分離絶縁膜３１を形成する材料）のエッチングレートに対するポリシラザン（第２素子分離絶縁膜３２を形成する材料）のエッチングレートの比（選択比）を高くする。これにより、第１素子分離絶縁膜３１の最上部である延伸部３１ｅの上端は、第２素子分離絶縁膜３２の上面３２ａよりも高い位置とされる。こうして、延伸部３１ｅの上端がポリシリコン膜２２の上端と下端の間に位置し、上面３２ａが第１ゲート絶縁膜３２ａのやや上方となるまでエッチングを継続する。
続いて、図２２に示すように、シリコン窒化膜５１及びシリコン酸化膜５０をエッチング除去し、素子形成領域１２部分のシリコン基板１１を露出させた後、この露出面を熱酸化法により加熱して第１ゲート酸化膜２１を形成する。その後、フローティングゲート２２ａとなるポリシリコン膜２２を全面堆積し、フォトリソグラフィ法を用いて、素子分離絶縁膜３１及び３２上のポリシリコン膜２２を除去する。
次に、図２３に示すように、第２ゲート絶縁膜２３として、減圧ＣＶＤ法によって所定の厚さのＯＮＯ膜を、ポリシリコン膜２２の上面と側面、第１素子分離絶縁膜３１、及び第２素子分離絶縁膜３２の上に形成する。選択トランジスタ３を形成する領域では、第２ゲート絶縁膜２３を一部除去して、ポリシリコン膜２２とコントロールゲート２６が短絡されるようにする。
続いて、図２４に示すように、この第２ゲート絶縁膜２３上に、コントロールゲート２６の材料として、多結晶シリコン膜２４とタングステンシリサイド膜２５とを順次形成する。
次に、図２５Ａ及び２５Ｂに示すように、素子分離溝１３の延伸方向に対して垂直方向に延伸したシリコン窒化膜のマスクパターン４４を形成し、このマスクパターン４４をエッチングマスクとして、タングステンシリサイド膜２５、ポリシリコン膜２４、第２ゲート絶縁膜２３、ポリシリコン膜２２をパターニングする。これにより、ポリシリコン膜２２は、各メモリセル２のフローティングゲート２２ａの形状に成形され、ポリシリコン膜２４及び２５は、コントロールゲート２６を形成する膜２６ａ、２６ｂの形状に成形される。
その後、燐酸処理によりマスクパターン４４を除去し、イオン注入・熱拡散等によるソース−ドレイン拡散層１４ａ、１４ｂ及び１４ｃの形成、減圧ＣＶＤ法等による層間絶縁膜４１の形成、ビット線１の形成等を行なうことにより、図１５Ａ及び図１５Ｂに示すようなＮＡＮＤ型ＥＥＰＲＯＭのセルアレイが得られる。
この選択トランジスタ３の断面構造（図１のＣ−Ｃ断面）を、図２６を参照して説明する。この実施の形態でも、第１の実施の形態と同様に（図１３参照）、選択トランジスタ３は、ポリシリコン膜２２ａ’とコントロールゲート２６’とが短絡された構造となっている。また、素子分離溝１３は、メモリセル２の形成領域のものと連続したものであり、第１素子分離絶縁膜３１と第２素子分離絶縁膜３２からなる素子分離絶縁膜３０もメモリセル２の形成領域から連続した同一構造のものである。
この実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの周辺回路を構成するトランジスタの構成例を、図２７を参照して説明する。周辺回路を構成するトランジスタのゲートの構成要素である第１ゲート絶縁膜２１ｐ、ポリシリコン膜２２´、ポリシリコン層２６´は、メモリセル２の各部２２ａ及び２６と同一の膜で形成することもできる。また、周辺回路を構成するトランジスタの素子領域１２´を区画する素子分離溝１３´に形成される素子分離絶縁膜３０は、メモリセル領域のものと同時に形成され、その構造は、メモリセル領域のものと同様、第１素子分離絶縁膜３１が凹形状に形成され、第２素子分離絶縁膜３２がその凹型の窪み部に形成された構造となっている。
以上、発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な改変、追加及び置換等が可能である。例えば、上記実施の形態ではポリシリコン膜２２の側面、及び素子分離溝１３の側面及び底面に、熱酸化法により酸化膜２２ｂ及び１３ｂを形成していたが、エッチングのダメージが少ない場合等には、この工程を省略することも可能である。逆に、酸化膜２２ｂ及び１３ｂを形成した後、図２８に示すように、酸化膜１３ｂ上に更にＨＴＯ膜４５を形成し、そのＨＴＯ膜４５の上に第１素子分離絶縁膜３１を形成するようにしてもよい。
また、上記実施の形態では、第２素子分離絶縁膜３２の上面３２ａが、第１ゲート絶縁膜２１よりも高い位置に存在するようにされていたが、図２９に示すように、上面３２ａが、第１ゲート絶縁膜２１よりも低い位置に存在させる構成とすることも可能である。これにより、フローティングゲート２２ａ間の容量結合の可能性を一層少なくすることができる。
この図２９の構成の場合、上記の実施の形態と比べ、コントロールゲート２６とシリコン基板１１とが近付くことになる。しかし、両者の間には少なくとも第１素子分離絶縁膜３１の延伸部３１ｅと第２ゲート絶縁膜２３とが存在するので、この図２９の構成によっても、コントロールゲート２６とシリコン基板１１との間の耐圧は十分に高く保たれる。
また、上記の実施の形態では、図２Ａ等に示すように、凹部３５全体がコントロールゲート２６によって埋められている。しかし、凹部３５の内部表面のみにコントロールゲート２６を形成し、凹部３５を部分的に埋めるのみとしてもよい。この構成でも、隣接するフローティングゲート２２ａ間の容量結合を抑制することは可能である。
また、上記の実施の形態では、第１素子分離絶縁膜３１としてＣＶＤ法による絶縁膜を用い、第２素子分離絶縁膜３２としてポリシラザンを塗布して緻密化した膜を用いていた。しかしこれは一例に過ぎず、第２素子分離絶縁膜３２のエッチングレートが、第１の素子分離絶縁膜３１のそれより高くされていれば、他の様々な材料を膜３１及び３２の材料として選択することが可能である。
また、本発明は、1メモリセルが１ビットのデータを記憶する不揮発性半導体記憶装置だけでなく、1メモリセルが複数ビットデータを記憶する不揮発性半導体記憶装置にも適用可能であることはいうまでもない。
本発明の第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイのレイアウトである。 図１のＡ−Ａ断面図であり、メモリセル２及び選択トランジスタ３の構造を示している。 図１のＢ−Ｂ断面図であり、メモリセル２及び選択トランジスタ３の構造を示している。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 図１のＣ−Ｃ断面図であり、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの選択トランジスタの構造を示す。 第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの周辺回路を構成するトランジスタの構成例を示す。 本発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル２及び選択トランジスタ３の構造を示している（図１のＡ−Ａ断面図）。 本発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル２及び選択トランジスタ３の構造を示している（図１のＢ−Ｂ断面図）。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 第２の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの具体的な製造工程を示す。 、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの選択トランジスタの構造を示す。 第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの周辺回路を構成するトランジスタの構成例を示す。 第１及び第２の実施の形態の変形例の１つを示す。 第１及び第２の実施の形態の変形例の１つを示す。 従来技術に係るＮＡＮＤ型ＥＥＰＲＯＭの構成を示す。
符号の説明
１・・・ビット線、 ２・・・メモリセル、 ３・・・選択トランジスタ、 ４・・・コントロールゲート線（ワード線）、 ５・・・選択ゲート線、 ６・・・ビット線コンタクト、 １１・・・シリコン基板、 １２・・・素子形成領域、 １３・・・素子分離溝、 １３ｂ・・・絶縁膜、 １４ａ〜１４ｃ・・・ソース-ドレイン拡散層、 ２１・・・第１ゲート絶縁膜、 ２２・・・ポリシリコン膜、 ２２ａ・・・フローティングゲート、 ２２ｂ・・・絶縁膜、 ２３・・・第２ゲート絶縁膜、 ２６・・・コントロールゲート、 ２６ａ・・・ポリシリコン膜、 ２６ｂ・・・タングステンシリサイド膜（ＷＳｉ膜）、 ２７・・・シリコン窒化膜、 ２８・・・フォトレジストパターン、 ３０・・・素子分離絶縁膜、 ３１・・・第１素子分離絶縁膜、 ３１ｖ・・・第１素子分離絶縁膜３１の窪み部、 ３１ｅ・・・第１素子分離絶縁膜３１の延伸部、 ３２・・・第２素子分離絶縁膜、 ３２ａ・・・第２素子分離絶縁膜の上面、 ３５・・・凹部、 ４１・・・層間絶縁膜、 ４４・・・マスクパターン、 ４５・・・絶縁膜（ＨＴＯ膜）、 ５０・・・シリコン酸化膜、 ５１・・・シリコン窒化膜、 ５２・・・フォトレジストパターン。

Claims (5)

  1. 素子分離溝によって区画された素子形成領域を有する半導体基板と、
    前記素子形成領域上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成されたフローティングゲートと、
    前記素子分離溝内に形成されその上部に凹部を有する第１素子分離絶縁膜と、
    前記凹部内に形成された第２素子分離絶縁膜と、
    前記フローティングゲートの表面、前記第１素子分離絶縁膜及び前記第２素子分離絶縁膜の上部に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜を介して前記フローティングゲートの上部及び前記第１及び第２素子分離絶縁膜の上部に形成されたコントロールゲートと
    を備え、
    前記第１素子分離絶縁膜の両端の最上部が、前記第２素子分離絶縁膜の両端の最上部よりも高い位置に存在するように構成された
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第２素子分離絶縁膜の最上部は、前記フローティングゲートの下面より高い位置に存在するように構成された
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１素子分離絶縁膜の最上部は、前記フローティングゲートの最上部よりも低い位置に存在するように構成された請求項２記載の不揮発性半導体記憶装置。
  4. 前記第１素子分離絶縁膜はシリコン酸化膜であり、前記第２素子分離絶縁膜はポリシラザン膜である請求項１記載の不揮発性半導体記憶装置。
  5. 不揮発性半導体素子が形成される素子形成領域を区画する素子分離溝を半導体基板上に形成する素子分離溝形成工程と、
    前記素子形成領域を電気的に分離するための第１素子分離絶縁膜を、前記素子分離溝に前記第１素子分離絶縁膜の第１の窪み部が形成されるような厚さで形成する第１素子分離絶縁膜形成工程と、
    前記素子形成領域を電気的に分離するための第２素子分離絶縁膜を、前記第１の窪み部を埋めるように形成する第２素子分離絶縁膜形成工程と、
    前記第１素子分離絶縁膜及び第２素子分離絶縁膜を平坦化する平坦化工程と、
    前記第２素子分離絶縁膜のエッチングレートの方が前記第１素子分離絶縁膜のエッチングレートよりも高い条件で前記第１素子分離絶縁膜及び第２素子分離絶縁膜をエッチングして、前記第１素子分離絶縁膜の両端の最上部の高さが前記第２素子分離絶縁膜の上面の高さより高くなることにより構成される第２の窪み部を形成するエッチング工程と、
    前記素子形成領域上に下部ゲート絶縁膜を介して形成されるフローティングゲート材料膜の表面及び前記第２の窪み部に上部ゲート絶縁膜を形成する工程と、
    この上部ゲート絶縁膜上にコントロールゲート材料膜を形成するコントロールゲート材料膜形成工程と
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266081A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 半導体装置及びその製造方法
KR100790296B1 (ko) 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7674685B2 (en) 2006-07-12 2010-03-09 Samsung Electronics Co, Ltd. Semiconductor device isolation structures and methods of fabricating such structures
US8212305B2 (en) 2003-09-05 2012-07-03 Renesas Electronics Corporation Semiconductor device with improved insulating film and floating gate arrangement to decrease memory cell size without reduction of capacitance
JP2018182288A (ja) * 2017-04-19 2018-11-15 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリ構造及びメモリ構造の製造方法
US11740850B2 (en) 2014-12-08 2023-08-29 Ricoh Company, Ltd. Image management system, image management method, and program

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085996A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
JP3966850B2 (ja) * 2003-11-20 2007-08-29 株式会社東芝 半導体装置およびその製造方法
KR100556527B1 (ko) * 2004-11-04 2006-03-06 삼성전자주식회사 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법
KR100629356B1 (ko) * 2004-12-23 2006-09-29 삼성전자주식회사 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법
JP2006269789A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2006286720A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体装置およびその製造方法
JP4594796B2 (ja) * 2005-05-24 2010-12-08 株式会社東芝 半導体装置およびその製造方法
US8759894B1 (en) * 2005-07-27 2014-06-24 Spansion Llc System and method for reducing cross-coupling noise between charge storage elements in a semiconductor device
KR100717280B1 (ko) * 2005-08-22 2007-05-15 삼성전자주식회사 반도체 기억 장치의 셀 어레이 및 그 형성 방법
CN100403522C (zh) * 2005-12-02 2008-07-16 旺宏电子股份有限公司 形成具有镶嵌式浮置栅极的非易失性存储器的方法
JP4745039B2 (ja) 2005-12-02 2011-08-10 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP4528718B2 (ja) * 2005-12-27 2010-08-18 株式会社東芝 不揮発性半導体メモリの製造方法
JP4799196B2 (ja) * 2006-01-31 2011-10-26 株式会社東芝 不揮発性半導体記憶装置
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
KR100799151B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성방법
KR100780643B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
US7968425B2 (en) * 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
US7588982B2 (en) * 2006-08-29 2009-09-15 Micron Technology, Inc. Methods of forming semiconductor constructions and flash memory cells
JP2008098503A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置およびその製造方法
KR100757335B1 (ko) * 2006-10-18 2007-09-11 삼성전자주식회사 불휘발성 메모리 장치 및 이를 제조하는 방법
KR100772905B1 (ko) * 2006-11-01 2007-11-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
JP5076548B2 (ja) * 2007-02-22 2012-11-21 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7928499B2 (en) * 2007-03-07 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Profile of flash memory cells
KR100955672B1 (ko) * 2007-04-05 2010-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
JP2008270351A (ja) * 2007-04-17 2008-11-06 Toshiba Corp 不揮発性半導体記憶装置
KR100946116B1 (ko) * 2007-06-27 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
KR100972881B1 (ko) * 2007-06-28 2010-07-28 주식회사 하이닉스반도체 플래시 메모리 소자의 형성 방법
US7892942B2 (en) * 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions
TW200910533A (en) * 2007-08-22 2009-03-01 Promos Technologies Inc Method for preparing flash memory
KR101386430B1 (ko) * 2007-10-02 2014-04-21 삼성전자주식회사 반도체 소자의 제조방법
KR100976422B1 (ko) * 2007-12-28 2010-08-18 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US8138077B2 (en) 2008-05-13 2012-03-20 Hynix Semiconductor Inc. Flash memory device and method of fabricating the same
KR101001464B1 (ko) * 2008-08-01 2010-12-14 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 형성방법
JP2010147414A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 半導体装置およびその製造方法
KR20110017685A (ko) * 2009-08-14 2011-02-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
TWI433241B (zh) * 2010-06-24 2014-04-01 Inotera Memories Inc 具有浮置體之鰭式場效電晶體的製造方法
JP2012129453A (ja) * 2010-12-17 2012-07-05 Toshiba Corp 半導体装置および半導体装置の製造方法
CN102646621B (zh) * 2011-02-16 2015-01-21 世界先进积体电路股份有限公司 深沟槽绝缘结构的制法
US8502313B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Double layer metal (DLM) power MOSFET
US8916920B2 (en) * 2011-07-19 2014-12-23 Macronix International Co., Ltd. Memory structure with planar upper surface
US8692353B2 (en) * 2011-09-02 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
US8877614B2 (en) 2011-10-13 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer for semiconductor structure contact
US20150295033A1 (en) * 2012-11-30 2015-10-15 Ps5 Luxco S.A.R.L. Apparatus and method for manufacturing same
US9006080B2 (en) 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
CN104752360B (zh) * 2013-12-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
CN105097463B (zh) * 2014-04-25 2019-02-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US9799527B2 (en) * 2014-10-21 2017-10-24 Sandisk Technologies Llc Double trench isolation
US9330923B1 (en) * 2014-12-19 2016-05-03 United Microelectronics Corp. Non-volatile memory and method of manufacturing the same
KR102449605B1 (ko) * 2017-06-05 2022-10-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10276449B1 (en) * 2017-11-24 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor (FinFET) device structure
WO2019226927A1 (en) * 2018-05-24 2019-11-28 Compound Photonics Us Corporation Systems and methods for driving a display
CN112086510A (zh) * 2019-06-13 2020-12-15 联华电子股份有限公司 存储器元件的结构
US11664438B2 (en) * 2019-11-05 2023-05-30 Winbond Electronics Corp. Semiconductor structure and method for forming the same
CN113363263B (zh) * 2020-03-05 2023-11-10 华邦电子股份有限公司 非易失性存储器结构及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870086B2 (ja) 1990-01-25 1999-03-10 日本電気株式会社 Ｍｏｓ型不揮発性半導体記憶装置の製造方法
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3583583B2 (ja) * 1997-07-08 2004-11-04 株式会社東芝 半導体装置及びその製造方法
JPH11186379A (ja) 1997-12-19 1999-07-09 Sony Corp 半導体装置の製造方法
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
US6358796B1 (en) * 1999-04-15 2002-03-19 Taiwan Semiconductor Manufacturing Company Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation
JP2001135718A (ja) 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
JP2001168306A (ja) 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2001203263A (ja) 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP3492279B2 (ja) 2000-03-21 2004-02-03 Ｎｅｃエレクトロニクス株式会社 素子分離領域の形成方法
JP2002064157A (ja) * 2000-06-09 2002-02-28 Toshiba Corp 半導体メモリ集積回路及びその製造方法
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2002359308A (ja) * 2001-06-01 2002-12-13 Toshiba Corp 半導体記憶装置及びその製造方法
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
TW527654B (en) * 2002-04-08 2003-04-11 Winbond Electronics Corp Manufacturing method of floating gate for the flash memory
JP2004095886A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
KR100476934B1 (ko) * 2002-10-10 2005-03-16 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체소자 형성방법
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US6908378B2 (en) * 2003-07-21 2005-06-21 Cnh America Llc Threshing rotor inlet flight extension
JP2005085996A (ja) 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8212305B2 (en) 2003-09-05 2012-07-03 Renesas Electronics Corporation Semiconductor device with improved insulating film and floating gate arrangement to decrease memory cell size without reduction of capacitance
US8466507B2 (en) 2003-09-05 2013-06-18 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US8907399B2 (en) 2003-09-05 2014-12-09 Renesas Electronics Corporation Semiconductor device with flash memory cells having improved arrangement for floating gate electrodes and control gate electrodes of the flash memory cells
US9412747B2 (en) 2003-09-05 2016-08-09 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
JP2007266081A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 半導体装置及びその製造方法
US7674685B2 (en) 2006-07-12 2010-03-09 Samsung Electronics Co, Ltd. Semiconductor device isolation structures and methods of fabricating such structures
KR100790296B1 (ko) 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7659159B2 (en) 2006-12-04 2010-02-09 Hynix Semiconductor Inc. Method of manufacturing a flash memory device
US11740850B2 (en) 2014-12-08 2023-08-29 Ricoh Company, Ltd. Image management system, image management method, and program
JP2018182288A (ja) * 2017-04-19 2018-11-15 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリ構造及びメモリ構造の製造方法
US10418440B2 (en) 2017-04-19 2019-09-17 Winbond Electronics Corp. Memory structure

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