JP2018182288A - メモリ構造及びメモリ構造の製造方法 - Google Patents

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Abstract

【課題】メモリデバイスの性能及び信頼性を効果的に向上することができるメモリ構造及びメモリ構造の製造方法を提供する。【解決手段】基板１００と、複数の積層構造１２２と、分離構造１２４と、第２の導電層１３０と、第２の誘電層１２８と、を含むメモリ構造１３２である。積層構造１２２の各々は、第１の誘電層１０２ａと基板１００の上に配列された第１の導電層１０４ａとを含む。第１の開口１１２は、２つの隣接する積層構造１２２の間に配置され、第１の開口１１２は基板１００の中へ延びる。分離構造１２４は、第１の開口１１２の中に配置され、第１の誘電層１０２ａの側壁を覆う。分離構造１２４は、凹部１２６を有し、分離構造１２４の最上部のプロファイルが、じょうご状に成形されるようにする。第２の導電層１３０は、積層構造１２２の上に配置される。第２の誘電層１２８は、第２の導電層１３０と第１の導電層１０４ａとの間に配置される。【選択図】図１Ｉ

Description

本発明は、半導体構造及び半導体構造の製造方法に関し、具体的には、本発明は、浅いトレンチ分離（STI）構造を有するメモリ及びそのメモリの製造方法に関する。
半導体デバイスの集積レベルが増大するにつれて、半導体デバイスのサイズは継続的に低減し、したがって、半導体デバイスへの相互作用の増大をもたらす。一般的に、半導体デバイスを互いに分離するために、分離構造が適用され、重要な影響を避けるようにし、デバイスの信頼性を向上する。メモリデバイスにおいて、分離構造の過度に低い高さのために、プログラミング動作中の相互作用を容易に引き起こし、トンネル誘電体層に潜在的なダメージを引き起こし、その結果、メモリデバイスの信頼性を損なう。しかしながら、分離構造の高さが過度に高い場合、ゲートカップリング比（GCR）は低減し得て、したがって、メモリデバイスの性能を低下させる。
本発明は、それにより、メモリデバイスの性能及び信頼性を効果的に向上することができるメモリ構造及びメモリ構造の製造方法を提供する。
本発明は、基板と、複数の積層構造と、少なくとも１つの分離構造と、第２の導電層と、第２の誘電層と、を含むメモリ構造を提供する。前記複数の積層構造は前記基板の上に配置される。前記積層構造の各々は、第１の誘電層と前記基板の上に順次、配列された第１の導電層とを含む。第１の開口は、２つの隣接する積層構造の間に配置され、該第１の開口は前記基板の中へ延びる。分離構造は、前記第１の開口の中に配置され、前記第１の誘電層の側壁を覆う。前記分離構造は、その中に、凹部を有し、前記分離構造の最上部のプロファイルが、じょうご状に成形されるようにする。前記分離構造は、第１の分離層と、第２の分離層と、ライニング層とを含む。前記第１の分離層は、前記第１の開口の中に配置され、その中に、第２の開口を有し、前記第１の開口の側壁の上に配置される前記第１の分離層の最上部は、前記第１の誘電層の最上部より高い。前記第２の分離層は、前記第２の開口の中に配置され、前記第２の分離層の最上部は、前記第１の分離層の前記最上部より低い。前記ライニング層は、前記第１の分離層と前記基板との間、かつ、前記第１の分離層と前記積層構造との間に配置される。前記第２の導電層は、前記積層構造の上に配置され、前記第１の開口を満たす。前記第２の誘電層は、前記第２の導電層と前記第１の導電層との間に配置される。
本発明は、メモリ構造を製造する方法を提供する。メモリ構造を製造する方法は、以下のステップを含む。複数の積層構造は基板の上に形成され、該積層構造の各々は、第１の誘電層と前記基板の上に順次、配列された第１の導電層とを含む。第１の開口は、２つの隣接する積層構造の間に配置され、該第１の開口は前記基板の中へ延びる。少なくとも１つの分離構造は前記第１の開口の中に形成される。該分離構造は、前記第１の誘電層の側壁を覆う。前記分離構造は、その中に、凹部を有し、前記分離構造の最上部のプロファイルが、じょうご状に成形されるようにする。前記分離構造を形成するステップは、以下のステップを含む。前記第１の開口を満たす第１の分離材料層が形成される。該第１の分離材料層は、その中に、第２の開口を有する。第２の分離材料層が、前記第１の分離材料層の上に形成され、該第２の分離材料層は前記第２の開口を満たす。第１の分離層及び第２の分離材料層を形成するために、前記第１の分離材料層の一部及び前記第２の分離材料層の一部が除去される。前記第２の分離層の最上部は、前記第１の分離層の前記最上部より低い。第２の誘電層が前記積層構造の上に形成される。第２の導電層は、該第２の誘電層の上に形成され、前記第１の開口を満たす。
本発明は、基板と、複数の積層構造と、少なくとも１つの分離構造と、誘電層と、導電層と、を含むメモリ構造を提供する。前記複数の積層構造は前記基板の上に配置される。第１の開口は、前記複数の積層構造の内の２つの隣接する積層構造の間に配置される。前記分離構造は、前記第１の開口を満たし、第１の分離層と、該第１の分離層の上に配置される第２の分離層と、を含む。前記誘電層は、前記積層構造の最上部及び側壁と、前記第１の分離層の最上部と、前記第２の分離層の最上部とを覆う。前記誘電層は、前記第１の分離層に対して、前記第２の分離層において、凹部を有する。前記導電層は前記誘電層を覆う。
上記に基づいて、メモリ構造及びその製造方法において、前記分離構造は、その中に、凹部を有し、前記分離構造の最上部のプロファイルが、じょうご状に成形されるようにする。メモリ構造は、じょうご状の最上部のプロファイルを備えた分離構造を有するため、第１の開口の側壁の上の分離構造は、特定の高さとなっており、第１の誘電層の側壁を覆い、分離構造が、第１の誘電層の側壁を保護することができ、プログラミング動作中の相互作用を避けることができるようにする。メモリデバイスの信頼性は、それにより、向上される。さらに、じょうご状の最上部のプロファイルを備えた分離構造は、その中に、凹部を有するため、GCRは増大することができ、メモリデバイスの性能は、それにより、向上される。
本発明の前述の及び他の特徴及び優位性をもっと分かりやすくするために、図面を添付したいくつかの実施形態を以下に詳細に説明する。
添付図面は、本発明の更なる理解を提供するために、含まれ、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本発明の例示的実施形態を例示し、明細書と共に本発明の原理を説明するのに役立つ。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。 本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
図１Ａを参照するに、第１の誘電材料層１０２、第１の導電材料層１０４、バッファ材料層１０６およびマスク材料層１０８が、順次、基板１００の上に形成される。基板１００は、シリコン基板などの半導体基板とすることができる。第１の誘電材料層１０２の材料は、例えば、酸化シリコンであり、第１の誘電材料層１０２は、例えば、熱酸化により形成される。第１の導電材料層１０４の材料は、例えば、ドープポリシリコンであり、第１の導電材料層１０４は、例えば、化学蒸着（CVD）により形成される。バッファ材料層１０６の材料は、例えば、酸化シリコンであり、バッファ材料層１０６は、例えば、CVDにより形成される。マスク材料層１０８の材料は、例えば、酸化シリコンであり、マスク材料層１０８は、例えば、CVDにより形成される。
パターンフォトレジスト層１１０は、次いで、マスク材料層１０８の上に形成される。パターンフォトレジスト層１１０は、フォトリソグラフィーにより形成することができる。
図１Ｂを参照するに、マスク材料層１０８の一部、バッファ材料層１０６の一部、第１の導電材料層１０４の一部、第１の誘電材料層１０２の一部及び基板１００の一部が、パターンフォトレジスト層１１０をマスクとして用いることにより、除去されて、第１の開口１１２が形成される。したがって、第１の誘電層１０２ａ、第１の導電層１０４ａ、バッファ層１０６ａおよびマスク層１０８ａが、順次、基板１００の上に形成される。第１の誘電層１０２ａは、トンネル誘電層として役立つことができ、第１の導電層１０４ａは、フローティング電極として役立つことができる。
上記に続いて、パターンフォトレジスト層１１０が除去される。パターンフォトレジスト層１１０を除去する方法は、例えば、乾式ストリッピング又は湿式ストリッピングである。
図１Ｃを参照するに、ライニング材料層１１４を第１の開口１１２の上に形成することができる。例えば、ライニング材料層１１４は、第１の開口１１２内の基板１００の表面、第１の誘電層１０２ａの側壁、第１の導電層１０４ａの側壁及びバッファ層１０６ａの側壁の上に形成することができる。ライニング材料層１１４の材料は、例えば、酸化シリコンなどの酸化物である。ライニング材料層１１４を形成する方法は、例えば、その場（in-situ）蒸気発生（ISSG）又はプラズマ酸化である。
第１の開口１１２を満たす第１の分離材料層１１６が形成される。第１の分離材料層１１６は、ライニング材料層１１４の上に配置することができる。第１の分離材料層１１６は、その中に第２の開口１１８を有する。第１の分離材料層１１６の材料は、例えば、酸化シリコンなどの酸化物である。第１の分離材料層１１６を形成する方法は、例えば、改良高アスペクト比プロセス（eHARP）である。
第２の分離材料層１２０が第１の分離材料層１１６の上に形成され、第２の分離材料層１２０は、第２の開口１１８を満たす。第２の分離材料層１２０の材料は、例えば、スピンオンガラス（SOG）などの酸化物である。第２の分離材料層１２０を形成する方法は、例えば、スピン・コーティング方法である。
図１Ｄを参照するに、第１の開口１１２の外部の第２の分離材料層１２０及び第１の分離材料層１１６が除去される。そのような除去方法は、例えば、化学機械研磨（CMP）である。
図１Ｅを参照するに、第１の開口１１２内の第１の分離材料層１１６の一部及び第２の分離材料層１２０の一部を除去するために、第１の乾式エッチングプロセスが実施される。第１の分離材料層１１６及び第２の分離材料層１２０の高さは、次いで、低くされる。第１の乾式エッチングプロセスは、例えば、反応性イオン・エッチング（RIE）プロセスである。さらに、ライニング材料層１１４の一部は、第１の乾式エッチングプロセスの間に同時に除去することができる。
図１Ｆを参照するに、マスク層１０８ａを除去するために、第１の湿式エッチングプロセスが実施される。第１の湿式エッチングプロセスで用いるエッチャントは、例えば、熱リン酸である。
図１Ｇを参照するに、第１の導電層１０４ａの側壁の上に配置された第１の分離材料層１１６の一部を除去するために、第２の乾式エッチングプロセスが実施され、第１の分離層１１６ａが形成されるようにする。第２の乾式エッチングプロセスは、例えば、SiCoNiエッチングプロセスである。さらに、第２の乾式エッチングプロセスの間に、ライニング材料層１１４の一部を同時に除去することができ、ライニング層１１４ａが形成されるようにする。第１の分離材料層１１６の一部及びバッファ層１０６ａも、第２の乾式エッチングプロセスの間に、同時に除去することができ、積層構造１２２を基板１００の上に形成する。積層構造１２２は、基板１００の上に、順次、配置されている第１の誘電層１０２ａ及び第１の導電層１０４ａを含む。
図１Ｈを参照するに、第２の開口１１８内に配置された第２の分離材料層１２０の一部を除去するために、第２の湿式エッチングプロセスが実施され、第２の分離層１２０ａが形成されるようにする。第２の分離層１２０ａの最上部は、第１の分離層１１６ａの最上部より低い。その上、第１の分離層１１６ａの一部及びライニング層１１４ａの一部は、第２の湿式エッチングプロセスの間に、同時に除去することができる。第２の湿式エッチングプロセスで用いるエッチャントは、例えば、希釈フッ化水素酸である。第２の湿式エッチングプロセスによる第２の分離材料層１２０を除去する速度は、例えば、第２の湿式エッチングプロセスによる第１の分離層１１６ａを除去する速度より速い。
さらに、少なくとも１つの分離構造１２４を、第１の分離層１１６ａ及び第２の分離層１２０ａにより、第１の開口１１２内に形成することができる。本発明のこの実施形態において、本発明はそれに限定されないが、複数の分離構造１２４が例示的に形成される。分離構造１２４は、第１の誘電層１０２ａの側壁を覆う。第１の分離層１１６ａの材料は、例えば、eHARP酸化物である。分離構造１２４は、さらに、ライニング層１１４ａを含むことができる。ライニング層１１４ａは、第１の分離層１１６ａと基板１００との間に、かつ、第１の分離層１１６ａと積層構造１２２との間に配置されている。ライニング層１１４ａの材料は、例えば、ISSG酸化物である。
さらに、第２の分離層１２０ａの最上部は、第１の分離層１１６ａの最上部より低いため、分離構造１２４は、その中に、凹部１２６を有し、分離構造１２４の最上部のプロファイルは、じょうご状に成形される。凹部１２６は、第２の分離層１２０ａに配置することができる。分離構造１２４の最上部は、例えば、積層構造１２２の最上部より低い。凹部１２６の形状は、例えば、弧の形状である。凹部１２６の幅は、例えば、２つの隣接する積層構造１２２の距離の２５％から５０％の範囲の中にある。
図１Ｉを参照するに、第２の誘電層１２８が積層構造１２２の上に形成される。第２の誘電層１２８は、積層構造１２２の最上部及び側壁、第１の分離層１１６ａの最上部、並びに、第２の分離層１２０ａの最上部を覆う。第２の誘電層１２８は、第１の分離層１１６ａに対して、第２の分離層１２０ａにおいて、凹部１２９を有する。凹部１２９の形状は、例えば、弧の形状である。第２の誘電層１２８は、インターゲート誘電層として機能することができる。第２の誘電層１２８は、多層構造又は単層構造を有することができる。多層構造は、例えば、酸化シリコン層／窒化シリコン層／酸化シリコン層を有する複合層である。単層構造は、例えば、酸化シリコン層である。
その後、第２の導電層１３０が第２の誘電層１２８の上に形成され、第２の誘電層１２８を覆う。第２の導電層１３０は、第１の開口１１２を満たす。本発明のこの実施形態において、第２の導電層１３０は、第１の開口１１２を例示的にいっぱいに満たしている。第２の導電層１３０は、制御ゲートとして役立つことができる。第２の導電層１３０の材料は、例えば、ドープポリシリコンであり、CVDにより形成することができる。
メモリ構造１３２の製造方法の上記の実施形態により、分離構造１２４は、その中に、凹部１２６を有し、分離構造１２４の最上部のプロファイルは、それにより、じょうご状に成形される。メモリ構造１３２は、じょうご状の最上部のプロファイルを備えた分離構造１２４を有するため、第１の開口１１２の側壁の上の分離構造１２４は、特定の高さとなっており、第１の誘電層１０２ａの側壁を覆い、分離構造１２４が、第１の誘電層１０２ａの側壁を保護することができ、プログラミング動作中の相互作用を避けることができるようにする。メモリデバイスの信頼性は、それにより、向上される。さらに、じょうご状の最上部のプロファイルを備えた分離構造１２４は、その中に、凹部１２６を有するため、GCRは効果的に増大することができ、メモリデバイスの性能は、それにより、向上される。
図１Ｉは、上記の実施形態で述べたメモリ構造１３２を説明するのに役立つ。
図１Ｉを参照するに、メモリ構造１３２は、基板１００、積層構造１２２、少なくとも１つの分離構造１２４、第２の導電層１３０及び第２の誘電層１２８を含む。積層構造１２２は基板１００の上に配置される。積層構造１２２の各々は、第１の誘電層１０２ａ及び基板１００の上に順次、配列された第１の導電層１０４ａを含む。第１の開口１１２は、２つの隣接する積層構造１２２の間に配置され、基板１００の中へ延びる。分離構造１２４は、第１の開口１１２の中に配置され、第１の誘電層１０２ａの側壁を覆う。分離構造１２４は、その中に、凹部１２６を有し、分離構造１２４の最上部のプロファイルが、じょうご状に成形されるようにする。分離構造１２４は、第１の分離層１１６ａ及び第２の分離層１２０ａを含む。第１の分離層１１６ａは第１の開口１１２の中に配置され、第１の分離層１１６ａは、その中に、第２の開口１１８を有する。第１の開口１１２の側壁の上の第１の分離層１１６ａの最上部は、第１の誘電層１０２ａの最上部より高い。第２の分離層１２０ａは第２の開口１１８の中に配置される。第２の分離層１２０ａの最上部は、第１の分離層１１６ａの最上部より低い。第１の分離層１１６ａは、さらに、ライニング層１１４ａを含む。ライニング層１１４ａは、第１の分離層１１６ａと基板１００との間、かつ、第１の分離層１１６ａと積層構造１２２との間に配置される。第２の導電層１３０は、積層構造１２２の上に配置され、第１の開口１１２を満たす。第２の誘電層１２８は、第２の導電層１３０と第１の導電層１０４ａとの間に配置される。さらに、第２の誘電層１２８は、第２の導電層１３０と分離構造１２４との間に配置することもできる。
要約すれば、上述のメモリ構造及びその製造方法において、分離構造はその中に凹部を有し、分離構造１２４の最上部のプロファイルが、じょうご状に成形されるようにする。結果として、プログラミング動作中に起こる相互作用を避けることができ、GCRは増大され、メモリデバイスの信頼性及び性能は向上される。
本発明の範囲又は精神から逸脱することなく、本開示の実施形態に様々な変更及び変形をすることができることは、当業者には明らかであろう。前述に鑑みて、変更及び変形が以下の特許請求の範囲及びそれらの均等物の範囲内にあるならば、本発明は変更及び変形に及ぶことを意図している。
メモリ構造及びメモリ構造の製造方法は、メモリデバイスの性能及び信頼性を向上することができる。
１００ 基板
１０２ 第１の誘電材料層
１０２ａ 第１の誘電層
１０４ 第１の導電材料層
１０４ａ 第１の導電層
１０６ バッファ材料層
１０６ａ バッファ層
１０８ マスク材料層
１０８ａ マスク層
１１０ パターンフォトレジスト層
１１２ 第１の開口
１１４ ライニング材料層
１１４ａ ライニング層
１１６ 第１の分離材料層
１１６ａ 第１の分離層
１１８ 第２の開口
１２０ 第２の分離材料層
１２０ａ 第２の分離層
１２２ 積層構造
１２４ 分離構造
１２６、１２９ 凹部
１２８ 第２の誘電層
１３０ 第２の導電層
１３２ メモリ構造

Claims (20)

  1. メモリ構造であって、該メモリ構造は、
    基板と、
    該基板の上に配置される複数の積層構造であって、該積層構造の各々は、第１の誘電層と前記基板の上に順次、配列された第１の導電層とを備え、第１の開口は、前記複数の積層構造の内の２つの隣接する積層構造の間に配置され、該第１の開口は前記基板の中へ延びる、複数の積層構造と、
    前記第１の開口の中に配置され、前記第１の誘電層の側壁を覆う、少なくとも１つの分離構造であって、該少なくとも１つの分離構造は、その中に、凹部を有し、前記少なくとも１つの分離構造の最上部のプロファイルが、じょうご状に成形されるようにする、少なくとも１つの分離構造と、
    前記積層構造の上に配置され、前記第１の開口を満たす、第２の導電層と、
    該第２の導電層と前記第１の導電層との間に配置される、第２の誘電層と、を備え、
    前記少なくとも１つの分離構造は、
    前記第１の開口の中に配置され、その中に、第２の開口を有する、第１の分離層であって、前記第１の開口の側壁の上に配置される前記第１の分離層の最上部は、前記第１の誘電層の最上部より高い、第１の分離層と、
    前記第２の開口の中に配置される、第２の分離層であって、前記第２の分離層の最上部は、前記第１の分離層の前記最上部より低い、第２の分離層と、
    前記第１の分離層と前記基板との間、かつ、前記第１の分離層と前記積層構造との間に配置される、ライニング層と、を備える、メモリ構造。
  2. 前記少なくとも１つの分離構造の最上部は、前記積層構造の最上部より低い、請求項１に記載のメモリ構造。
  3. 前記凹部の形状は弧の形状を備える、請求項１に記載のメモリ構造。
  4. 前記凹部の幅は、前記２つの隣接する積層構造の距離の２５％から５０％の範囲内にある、請求項１に記載のメモリ構造。
  5. 前記凹部は、前記第２の分離層に配置される、請求項１に記載のメモリ構造。
  6. 前記ライニング層の材料は、その場（in-situ）蒸気発生（ISSG）酸化物を備え、前記第１の分離層の材料は、改良高アスペクト比プロセス（eHARP）酸化物を備え、前記第２の分離層の材料は、スピンオンガラス（SOG）を備える、請求項１に記載のメモリ構造。
  7. メモリ構造を製造する方法であって、該方法は、
    基板の上に複数の積層構造を形成するステップであって、該積層構造の各々は、第１の誘電層と前記基板の上に順次、配列された第１の導電層とを備え、第１の開口は、前記複数の積層構造の内の２つの隣接する積層構造の間に配置され、該第１の開口は前記基板の中へ延びる、ステップと、
    前記第１の開口の中に少なくとも１つの分離構造を形成するステップであって、該少なくとも１つの分離構造は、前記第１の誘電層の側壁を覆い、前記少なくとも１つの分離構造は、凹部を有し、前記少なくとも１つの分離構造の最上部のプロファイルが、じょうご状に成形されるようにする、ステップと、
    前記積層構造の上に第２の誘電層を形成するステップと、
    該第２の誘電層の上に第２の導電層を形成するステップであって、該第２の導電層は前記第１の開口を満たす、ステップと、を有し、
    前記少なくとも１つの分離構造を形成するステップは、
    前記第１の開口を満たす第１の分離材料層を形成するステップであって、該第１の分離材料層は、その中に、第２の開口を有する、ステップと、
    前記第１の分離材料層の上に第２の分離材料層を形成するステップであって、該第２の分離材料層は前記第２の開口を満たす、ステップと、
    第１の分離層及び第２の分離材料層を形成するために、前記第１の分離材料層の一部及び前記第２の分離材料層の一部を除去するステップであって、前記第２の分離層の最上部は、前記第１の分離層の前記最上部より低い、ステップと、を有する、メモリ構造を製造する方法。
  8. 前記複数の積層構造及び前記第１の開口を形成するステップは、
    第１の誘電材料層と、第１の導電材料層と、バッファ材料層と、マスク材料層と、を、順次、形成するステップと、
    前記マスク材料層の上にパターンフォトレジスト層を形成するステップと、
    前記基板の上に、前記第１の開口を形成し、前記第１の誘電層と、前記第１の導電層と、バッファ層と、マスク層と、を、順次、形成するように、前記パターンフォトレジスト層をマスクとして用いることにより、前記マスク材料層の一部と、前記バッファ材料層の一部と、前記第１の導電材料層の一部と、前記第１の誘電材料層の一部と、前記基板の一部と、を、除去するステップと、
    前記パターンフォトレジスト層を除去するステップと、を有する、請求項７に記載のメモリ構造を製造する方法。
  9. 前記第１の分離材料層の前記一部及び前記第２の分離材料層の前記一部を除去するステップは、
    前記第１の開口の外側にある前記第２の分離材料層及び前記第１の分離材料層を除去するステップと、
    前記第１の開口の中にある前記第１の分離材料層の一部及び前記第２の分離材料層の一部を除去するために、第１の乾式エッチングプロセスを実施するステップと、
    前記第１の導電層の側壁の上にある前記第１の分離材料層の一部を除去し、前記第１の分離層を形成するために、第２の乾式エッチングプロセスを実施するステップと、
    前記第２の開口の中にある前記第２の分離材料層の一部を除去し、前記第２の分離層を形成するために、湿式エッチングプロセスを実施するステップと、を有する、請求項７に記載のメモリ構造を製造する方法。
  10. 前記少なくとも１つの分離構造を形成するステップは、さらに、
    前記第１の分離層が形成される前に、前記第１の開口の表面の上にライニング材料層を形成するステップを有する、請求項７に記載のメモリ構造を製造する方法。
  11. 前記ライニング材料層を形成するステップは、その場（in-situ）蒸気発生（ISSG）方法又はプラズマ酸化プロセスを有し、前記第１の分離材料層を形成するステップは、改良高アスペクト比プロセス（eHARP）を有し、前記第２の分離材料層を形成するステップは、スピンコーティング方法を有する、請求項１０に記載のメモリ構造を製造する方法。
  12. 前記第１の乾式エッチングプロセスは、反応性イオン・エッチング（RIE）プロセスを有する、請求項９に記載のメモリ構造を製造する方法。
  13. 前記第２の乾式エッチングプロセスは、SiCoNiエッチングプロセスを有する、請求項９に記載のメモリ構造を製造する方法。
  14. 前記湿式エッチングプロセスで用いるエッチャントは、希釈フッ化水素酸を有する、請求項９に記載のメモリ構造を製造する方法。
  15. 前記湿式エッチングプロセスにより前記第２の分離材料層を除去する速度は、前記湿式エッチングプロセスにより前記第１の分離材料層を除去する速度より速い、請求項９に記載のメモリ構造を製造する方法。
  16. メモリ構造であって、該メモリ構造は、
    基板と、
    該基板の上に配置される複数の積層構造であって、第１の開口は、該複数の積層構造の内の２つの隣接する積層構造の間に配置される、複数の積層構造と、
    前記第１の開口を満たし、第１の分離層と、該第１の分離層の上に配置される第２の分離層と、を含む、少なくとも１つの分離構造と、
    前記積層構造の最上部及び側壁と、前記第１の分離層の最上部と、前記第２の分離層の最上部とを覆う誘電層であって、該誘電層は、前記第１の分離層に対して、前記第２の分離層において、凹部を有する、誘電層と、
    該誘電層を覆う導電層と、を備える、メモリ構造。
  17. 前記第１の分離層は、前記第１の開口の中に配置され、その中に、第２の開口を有し、
    前記第２の分離層は、前記第２の開口の中に配置され、前記第２の分離層の前記最上部は、前記第１の分離層の前記最上部より低い、請求項１６に記載のメモリ構造。
  18. 前記少なくとも１つの分離構造の最上部は、前記積層構造の最上部より低い、請求項１６に記載のメモリ構造。
  19. 前記凹部の形状は弧の形状を備える、請求項１６に記載のメモリ構造。
  20. 前記少なくとも１つの分離構造は、前記第１の分離層と前記基板との間、かつ、前記第１の分離層と前記積層構造との間に配置される、ライニング層と、を、さらに備える、請求項１６に記載のメモリ構造。
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