KR100946116B1 - 플래시 메모리 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 활성 영역에는 터널 절연막 및 도전막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계와, 상기 트렌치의 하부에 제1 절연막을 형성하는 단계와, 상기 도전막의 측벽을 보호하기 위해 상기 트렌치를 포함한 상기 제1 절연막 및 상기 반도체 기판상에 제2 절연막을 형성하는 단계와, 상기 트렌치 내에 제3 절연막을 형성하여 소자 분리막을 형성하는 단계와, 제1 식각 공정으로 상기 제2 및 제3 절연막을 식각하여 상기 소자 분리막의 EFH를 조절하는 단계를 포함한다.
소자 분리막, EFH, 플로팅 게이트, 폴리실리콘막, 질화물, 습식 식각, 고밀도 플라즈마(HDP) 산화막, 간섭 현상, 식각 선택비가 낮은 절연막

Description

플래시 메모리 소자의 소자 분리막 형성 방법{Method of forming an isolation in flash memory device}
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위해 나타낸 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위해 나타낸 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 터널 절연막
104, 204 : 도전막 106, 206 : 소자 분리 마스크막
108, 208 : 트렌치 110, 210 : 제1 절연막
112, 212 : 제2 절연막 114, 214 : 제3 절연막
116, 220 : 소자 분리막 216 : 제4 절연막
218 : 제5 절연막
본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, 플로팅 게이트 측벽이 손상되는 것을 방지하여 간섭 현상을 개선하기 위한 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
트렌치 내에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 채우는 공정 시 플라즈마에 의해 플로팅 게이트용 도전막 측벽이 손상되어 평평한 도전막 측벽이 거칠어져 수많은 돌기가 형성된다. 이로 인해 도전막의 프로파일이 변하게 된다.
또한, 도전막의 프로파일 변화로 인해 도전막과 유전체막의 접촉 면적이 감소하여 커플링 비(Coupling Ratio; CR)가 감소하게 된다. 커플링 비(CR) 감소는 결국 셀 동작 속도를 저하시킨다.
일반적인 공정으로 소자 분리막을 형성할 경우 소자 분리막의 EFH(Effective Field Height)를 원하는 높이로 조절하지 못하여 인접한 셀 간에 간섭(interference) 현상이 커진다. 특히, 소자가 축소화되어 감에 따라 간섭 현상 문제는 더욱더 심각해지고 있다.
또한, 일반적인 공정으로 소자 분리막을 형성할 경우 마스크 형성 공정 및 식각 공정을 실시하기 때문에 공정 단계가 복잡하고, 건식 식각 공정 시 플라즈마에 의해 플로팅 게이트용 도전막 측벽이 손상되어 도전막의 프로파일이 변하게 된다. 이로 인해 프로그램 동작 및 소거 동작 진행 시 셀의 문턱 전압(Threshold Voltage; Vt) 분포가 넓어지면서 프로그램 동작 및 소거 동작 페일(fail)이 발생하게 된다.
본 발명은 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 형성하는 공정을 실시하기 전에 도전막 측벽에 보호막을 형성함으로써 고밀도 플라즈마(HDP) 산화막 형성 공정 시 플라즈마에 의해 도전막 측벽이 손상되어 평평한 도전막 측벽이 거칠어져 수많은 돌기가 형성되는 것을 방지할 수 있다.
또한, 본 발명은 트렌치 내에 식각 선택비가 낮은 순서대로 다수의 막이 적층된 절연막을 형성한 후 소자 분리막의 EFH(Effective Field Height)를 조절하기 위한 식각 공정 시 도전막 측벽에 절연막이 일부 잔류되도록 함으로써 소자 분리막의 EFH를 원하는 높이까지 낮출 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 활성 영역에는 터널 절연막 및 도전막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공된다. 트렌치의 하부에 제1 절연막을 형성한다. 도전막의 측벽을 보호하기 위해 트렌치를 포함한 제1 절연막 및 반도체 기판상에 제2 절연막을 형성한다. 트렌치 내에 제3 절연막을 형성하여 소자 분리막을 형성한다. 제1 식각 공정으로 상기 제2 및 제3 절연막을 식각하여 상기 소자 분리막의 EFH를 조절한다.
상기에서, 제1 절연막은 스핀 코팅(spin coating) 방식을 이용한 PSZ막으로 형성한다. PSZ막을 형성한 후 열처리 공정을 실시하는 단계를 더 포함한다. 제2 절연막은 제3 절연막과 식각 선택비가 다른 물질로 형성한다. 제2 절연막은 질화물로 형성한다. 제2 절연막은 저압 화학 기상 증착법(Low Pressure - Chemical Vapor Deposition; LP-CVD)을 이용하여 형성한다.
제3 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성한다. 제3 절연막의 형성 공정은 제3 절연막을 형성하는 공정과 트렌치 입구 가장자리 영역에서 발생된 오버행(overhang)을 제거하기 위한 제2 식각 공정을 반복하여 형성한다. 제2 식각 공정은 습식 식각 공정으로 실시한다. 제1 식각 공정 시 도전막 측벽에 형성된 제2 절연막이 제거된다.
본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 활성 영역에는 터널 절연막, 도전막, 및 소자 분리 마스크막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공된다. 트렌치 저면에 제1 절연막을 형성한다. 트렌치를 포함한 제1 절연막 및 반도체 기판상에 식각 선택비가 낮은 순서대로 다수의 막이 적층된 제2 절연막을 형성한다. 소자 분리 마스크막이 노출되도록 제2 절연막을 평탄화하여 소자 분리막을 형성한다. 식각 공정으로 소자 분리막의 EFH 조절 시, 도전막 측벽에 다수 막 중 마지막에 형성된 막보다 식각 선택비가 낮은 막을 잔류시킨다.
상기에서, 제1 절연막은 스핀 코팅 방식을 이용한 PSZ막으로 형성한다. PSZ막을 형성한 후 열처리 공정을 실시하는 단계를 더 포함한다. 제2 절연막 중 먼저 형성된 막이 식각 공정 시 도전막 측벽에 잔류한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위해 나타낸 소자의 단면도로서, 셀 영역에만 국한하여 본 발명을 설명하고 있으나, 이는 주변 영역에도 동일한 공정 단계가 이루어질 수 있다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이트용 도전막(104) 및 소자 분리 마스크막(106)을 형성한다. 이때, 터널 절연막(102)은 산화물로 형성하고, 도전막(104)은 폴리실리콘막으로 형성하며, 소자 분리 마스크막(106)은 질화물로 형성한다.
그런 다음, 식각 공정으로 소자 분리 마스크막(106)을 패터닝한다. 패터닝된 소자 분리 마스크막(106)을 식각 마스크로 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 소자 분리용 트렌치(108)를 형성한다.
그런 다음, 트렌치(108)가 채워지도록 트렌치(108)를 포함한 반도체 기판(100) 상부에 제1 절연막(110)을 형성한다. 이때, 제1 절연막(110)은 스핀 코팅(spin coating) 방식을 이용한 PSZ(polysilazane)막으로 형성한다. PSZ막은 불순물 및 수분을 많이 포함하고 있기 때문에 이를 제거하고 식각 비(etch rate)를 낮추기 위해 PSZ막 형성 공정 후 열처리 공정을 실시해야 한다.
그런 다음, 소자 분리 마스크막(106)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제1 절연막(110)을 제거한다. 이어서, 습식 식각 공정을 실시하여 제1 절연막(110)이 트렌치(108)의 하부에만 잔류하도록 한다.
도 1b를 참조하면, 트렌치(108)를 포함한 반도체 기판(100) 상부에 제2 절연막(112)을 형성한다. 이때, 제2 절연막(112)은 후속 공정에서 형성될 제3 절연막(예를 들어, 고밀도 플라즈마(High Density Plasma; HDP) 산화막)과 식각 선택비가 다른 물질로 형성하되, 바람직하게는 질화물로 형성한다. 제2 절연막(112)은 저압 화학 기상 증착법(Low Pressure - Chemical Vapor Deposition; LP-CVD)을 이용하여 트렌치(108) 갭필(gap-fill) 공정에 문제가 발생하지 않는 두께(예를 들어, 트렌치(108)의 종횡비 증가를 최소화할 수 있는 두께)로 형성한다. 제1 절연막(110)이 포함된 반도체 기판(100) 상부에 제2 절연막(112)을 형성하는 것은 후속 공정인 고밀도 플라즈마(HDP) 산화막 형성 공정 시 플라즈마에 의해 도전막(104) 측벽이 손상되어 평평한 도전막(104) 측벽이 거칠어져 수많은 돌기가 형성되는 것을 방지하기 위해서이다. 따라서, 제2 절연막(112)은 도전막(104)의 보호막 역할을 한다.
도 1c를 참조하면, 트렌치(108)를 포함한 반도체 기판(100) 상부에 제3 절연막(114)을 형성한다. 이때, 제3 절연막(114)은 고밀도 플라즈마(HDP) 산화막으로 형성한다. 제3 절연막(114) 형성 공정 시 트렌치(108) 상부 가장자리 영역에서 오버행(overhang)이 발생할 수 있다. 도전막(104) 측벽에 제2 절연막(112)이 형성되어 있으므로 제3 절연막(114) 형성 공정 시 도전막(104) 측벽이 손상되지 않는다. 한편, 플라즈마에 의해 제2 절연막(112)의 일부가 손실될 수 있다.
그런 다음, 식각 공정을 실시하여 트렌치(108) 상부 가장자리 영역에서 발생한 오버행을 제거한 후 제3 절연막(114) 형성 공정 및 오버행을 제거하기 위한 식각 공정을 반복실시한다.
도 1d를 참조하면, 소자 분리 마스크막(106)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막(116)을 형성한 후 제2 및 제3 절연막(112, 114)을 식각하는 습식 식각 공정을 실시하여 소자 분리막(116)의 EFH를 조절한다. 이때, 습식 식각 공정 시 고밀도 플라즈마(HDP) 산화막과 질화물이 동일한 식각 선택비로 식각되는 습식 식각 용액을 사용한다. 소자 분리막(116)의 EFH를 조절하기 위한 식각 공정 시 도전막(104) 측벽에 형성된 제2 절연막(112)은 모두 제거된다. 소자 분리 마스크막(106)을 제거한다.
이후, 유전체막 형성 공정과 컨트롤 게이트용 도전막 형성 공정은 기존 공정과 동일한 방법으로 형성된다.
상기와 같이, 고밀도 플라즈마(HDP) 산화막을 형성하는 공정을 실시하기 전에 도전막(104) 측벽에 질화물로 이루어진 제2 절연막(112)을 형성함으로써 고밀도 플라즈마(HDP) 산화막 형성 공정 시 플라즈마에 의해 도전막(104) 측벽이 손상되어 평평한 도전막(104) 측벽이 거칠어져 수많은 돌기가 형성되는 것을 방지할 수 있다. 이로 인해, 도전막(104)의 프로파일 변화를 방지할 수 있다.
또한, 도전막(104)의 프로파일 변화로 도전막(104)과 유전체막의 접촉 면적이 감소하여 커플링 비(Coupling Ratio; CR)가 감소하는 것을 방지할 수 있을 뿐 아니라 커플링 비(CR) 감소로 셀 동작 속도 저하도 방지할 수 있다.
도 2a 내지 도 2c는 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위해 나타낸 소자의 단면도로서, 셀 영역에만 국한하여 본 발명을 설명하고 있으나, 이는 주변 영역에도 동일한 공정 단계가 이루어질 수 있다.
도 2a를 참조하면, 반도체 기판(200) 상부에 터널 절연막(202), 플로팅 게이트용 도전막(204) 및 소자 분리 마스크막(206)을 형성한다. 이때, 터널 절연막(202)은 산화물로 형성하고, 도전막(204)은 폴리실리콘막으로 형성하며, 소자 분리 마스크막(206)은 질화물로 형성한다.
그런 다음, 식각 공정으로 소자 분리 마스크막(206)을 패터닝한다. 패터닝된 소자 분리 마스크막(206)을 식각 마스크로 도전막(204), 터널 절연막(202) 및 반도체 기판(200)의 일부를 식각하여 소자 분리용 트렌치(208)를 형성한다.
그런 다음, 트렌치(208)가 채워지도록 트렌치(208)를 포함한 반도체 기판(200) 상부에 제1 절연막(210)을 형성한다. 이때, 제1 절연막(210)은 스핀 코팅 방식을 이용한 PSZ막으로 형성한다. PSZ막은 불순물 및 수분을 많이 포함하고 있기 때문에 이를 제거하고 식각 비를 낮추기 위해 PSZ막 형성 공정 후 열처리 공정을 실시해야 한다.
그런 다음, 소자 분리 마스크막(206)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 제1 절연막(210)을 제거한다. 이어서, 습식 식각 공정을 실시하여 제1 절연막(210)이 트렌치(208)의 하부에만 잔류하도록 한다.
도 2b를 참조하면, 트렌치(208)를 채우기 위해 트렌치(208)를 포함한 반도체 기판(200) 상부에 제2 절연막(212), 제3 절연막(214), 제4 절연막(216) 및 제5 절연막(218)을 형성한다. 이때, 트렌치(208)를 채우기 위해 트렌치(208) 내에 형성된 제2 절연막(212), 제3 절연막(214), 제4 절연막(216) 및 제5 절연막(218)은 식각 선택비가 낮은 순서대로 형성된다. 즉, 제2 절연막(212)은 제3 절연막(214)에 비해 식각 선택비가 낮은 절연 물질로 형성하고, 제3 절연막(214)은 제4 절연막(216)에 비해 식각 선택비가 낮은 절연 물질로 형성하며, 제4 절연막(216)은 제5 절연막(218)에 비해 식각 선택비가 낮은 절연 물질로 형성한다. 트렌치(208) 내에 형성된 절연막은 제2 절연막(212)부터 제5 절연막(218)까지 형성하는 것이 아니라 트렌치(208)가 채워질 때까지 형성하는 것으로, 도면에 도시한 제2 절연막(212)부터 제5 절연막(218)까지는 하나의 예를 들어 설명한다.
도 2c를 참조하면, 소자 분리 마스크막(206)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막(220)을 형성한다.
그런 다음, 소자 분리 마스크막(206)을 제거한 후 습식 식각 공정을 실시하여 소자 분리막(220)의 EFH를 조절한다. 이때, 습식 식각 공정 시 제5 절연막(218)은 식각 선택비가 다른 절연막에 비해 빨라 먼저 식각되며, 제2 절연막(212)은 식각 선택비가 가장 느려 제3 절연막(214)이 식각되는 동안 도전막(204) 측벽에 형성된 제2 절연막(212)이 식각되지 않아 도전막(204) 측벽에 일부 잔류하게 된다(A). 이로 인해 소자 분리막(220) 상부는 아래로 둥근 형태로 형성되게 되어 기존에 비해 소자 분리막의 EFH가 낮아지게 된다.
상기와 같이, 트렌치(208) 내에 식각 선택비가 낮은 순서대로 다수의 막이 적층된 절연막(212, 214, 216 및 218)을 형성한 후 소자 분리막(220)의 EFH를 조절하기 위한 식각 공정 시 도전막(204) 측벽에 절연막이 일부 잔류되도록(A) 함으로써 소자 분리막의 EFH를 원하는 높이까지 낮출 수 있다. 이로 인하여 셀 간의 간섭 효과를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 형성하는 공정을 실시하기 전에 도전막 측벽에 질화물을 형성함으로써 고밀도 플라즈마(HDP) 산화막 형성 공정 시 플라즈마에 의해 도전막 측벽이 손상되어 매끈하던 도전막 측벽이 거칠어져 수많은 돌기가 형성되는 것을 방지할 수 있다.
둘째, 도전막 측벽이 손상되는 것을 방지함으로써 도전막의 프로파일 변화를 방지할 수 있다.
셋째, 도전막의 프로파일 변화로 도전막과 유전체막의 접촉 면적이 감소하여 커플링 비(Coupling Ratio; CR)가 감소하는 것을 방지할 수 있을 뿐 아니라 커플링 비(CR) 감소로 셀 동작 속도 저하도 방지할 수 있다.
넷째, 트렌치 내에 식각 선택비가 낮은 순서대로 다수의 막이 적층된 절연막을 형성한 후 소자 분리막의 EFH를 조절하기 위한 식각 공정 시 도전막 측벽에 절연막이 일부 잔류되도록 함으로써 소자 분리막의 EFH를 원하는 높이까지 낮출 수 있다.
다섯째, 소자 분리막의 EFH(Effective Field Height)를 원하는 높이까지 낮춤으로써 셀 간의 간섭(interference) 효과를 감소시킬 수 있다.

Claims (14)

  1. 활성 영역에는 터널 절연막 및 도전막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치의 하부에 제1 절연막을 형성하는 단계;
    상기 도전막의 측벽을 보호하기 위해 상기 트렌치를 포함한 상기 제1 절연막 및 상기 반도체 기판상에 제2 절연막을 형성하는 단계;
    상기 트렌치 내에 제3 절연막을 형성하여 소자 분리막을 형성하는 단계; 및
    제1 식각 공정으로 상기 제2 및 제3 절연막을 식각하여 상기 소자 분리막의 EFH를 조절하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  2. 제1항에 있어서,
    상기 제1 절연막은 스핀 코팅(spin coating) 방식을 이용한 PSZ막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  3. 제2항에 있어서,
    상기 PSZ막을 형성한 후
    열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분 리막 형성 방법.
  4. 제1항에 있어서,
    상기 제2 절연막은 상기 제3 절연막과 식각 선택비가 다른 물질로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  5. 제1항에 있어서,
    상기 제2 절연막은 질화물로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  6. 제1항에 있어서,
    상기 제2 절연막은 저압 화학 기상 증착법(Low Pressure - Chemical Vapor Deposition; LP-CVD)을 이용하여 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  7. 제1항에 있어서,
    상기 제3 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  8. 제1항에 있어서,
    상기 제3 절연막의 형성 공정은 상기 제3 절연막을 형성하는 공정과 상기 트렌치 입구 가장자리 영역에서 발생된 오버행(overhang)을 제거하기 위한 제2 식각 공정을 반복하여 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  9. 제8항에 있어서,
    상기 제2 식각 공정은 습식 식각 공정으로 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  10. 제1항에 있어서,
    상기 제1 식각 공정 시 상기 도전막 측벽에 형성된 상기 제2 절연막이 제거되는 플래시 메모리 소자의 소자 분리막 형성 방법.
  11. 활성 영역에는 터널 절연막, 도전막 및 소자 분리 마스크막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치 저면에 제1 절연막을 형성하는 단계;
    상기 트렌치를 포함한 상기 제1 절연막 및 상기 반도체 기판상에 식각 선택비가 낮은 순서대로 다수의 막이 적층된 제2 절연막을 형성하는 단계;
    상기 소자 분리 마스크막이 노출되도록 상기 제2 절연막을 평탄화하여 소자 분리막을 형성하는 단계; 및
    식각 공정으로 상기 소자 분리막의 EFH 조절 시 상기 도전막 측벽에 상기 다수 막 중 마지막에 형성된 막보다 식각 선택비가 낮은 막을 잔류시키는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  12. 제11항에 있어서,
    상기 제1 절연막은 스핀 코팅 방식을 이용한 PSZ막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  13. 제12항에 있어서,
    상기 PSZ막을 형성한 후
    열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  14. 제11항에 있어서,
    상기 제2 절연막 중 먼저 형성된 막이 상기 식각 공정 시 상기 도전막 측벽에 잔류하는 플래시 메모리 소자의 소자 분리막 형성 방법.
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