KR100880322B1 - 플래시 메모리 소자 및 그것의 제조 방법 - Google Patents

플래시 메모리 소자 및 그것의 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자 및 그것의 제조 방법에 관한 것으로, 플래시 메모리 소자의 소자 분리막을 산화막, PSZ막, 산화막으로 갭필하고 EFH에 해당하는 높이만큼 식각 방지막을 형성하되 후속 형성되는 희생 질화막과 식각 선택비가 높은 물질로 형성함으로써, 후속 희생 질화막 제거 공정시 식각되지 않아 균일한 높이의 EFH를 갖는 플래시 메모리 소자 및 그것의 제조 방법을 개시한다.
플래시, EFH, PSZ막, 식각 방지막

Description

플래시 메모리 소자 및 그것의 제조 방법{Flash memory device and its manufacturing method}
도 1 내지 도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 플로팅 게이트용 도전막 103 : 하드마스크막
104 : 제1 산화막 105 : PSZ막
106 : 버퍼막 107 : 식각 방지막
108 : 희생 질화막
본 발명은 플래시 메모리 소자 및 그것의 제조 방법에 관한 것으로 특히, 균일한 EFH를 갖는 플래시 메모리 소자 및 그것의 제조 방법에 관한 것이다.
90nm 이하의 디자인 룰(design rule)을 요구하는 플래쉬 메모리 소자에서는 STI(Shallow Trench Isolation)와 플로팅 게이트(floating gate)의 오버레이 마진(overlay margin) 부족으로 인하여 기존의 STI(Conventional Shallow Trench Isolation : C-STI) 공정뿐만 아니라 90nm급에서 사용되고 있는 자기 정렬 STI(Self-Aligned Shallow Trench Isolation : SA-STI) 공정도 적용이 불가능하다.
특히, SA-STI 공정은 오버레이 마진이 부족할 뿐만 아니라 STI 형성 이전에 터널링 산화막(tunneling oxide)을 형성해야 하는 공정 특성상 후속의 STI 형성 공정, 라이너 산화막 공정(liner oxidation), STI 갭필(gap fill) 공정 등에 의하여 터널링 산화막 두께가 초기에 의도했던 두께보다 두꺼워지는 문제가 있으며, 더욱이 90nm 이하의 액티브 폭(active width)에서는 터널링 산화막이 완전히 산소(oxygen)에 의해서 관통되어 사용할 수 없는 스킴(scheme)이다. 따라서, 90nm 이하의 디자인 룰에서는 자기 정합 플로팅 게이트(Self Aligned Floating Gate : SA FG) 스킴을 적용하고 있다.
자기 정합 플로팅 게이트(SA FG)를 형성하는 일련의 공정에 있어서 MLC(Multi Level Cell)를 형성하기 위하여 인접한 셀간 간섭(cell to cell interference)을 최소화시켜야 하며, 이러한 간섭을 최소화하기 위하여 필드 산화막 리세스(recess)를 조절하여 실효 필드 산화막 높이(Effective Field oxide High : EFH)를 플로팅 게이트 하부 즉, 터널링 산화막 이하로 낮추어야 한다.
EFH의 두께 변화는 셀간 인터퍼런스, 프로그램 스피드, 사이클링 문턱 전압 변화(cyclinf Vt shift)을 유발하는 요인이 된다. 종래 기술은 EFH 조절시 습식 식 각으로 소자 분리막의 산화막을 제거하는데 있어 식각 공정의 공정 시간을 조절한다. 이는 공정 조건에 따라 많은 영향을 받아 정확한 높이 조절에 한계가 있다. 이로 인하여 EFH의 두께가 균일하게 형성하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 소자 분리막을 산화막, PSZ막, 산화막으로 갭필하고 EFH에 해당하는 높이만큼 식각 방지막을 형성하되 후속 형성되는 희생 질화막과 식각 선택비가 높은 물질로 형성함으로써, 후속 희생 질화막 제거 공정시 식각되지 않아 균일한 높이의 EFH를 갖는 플래시 메모리 소자 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자는 반도체 기판의 소자 분리 영역에 형성된 트렌치와, 상기 트렌치 내에 제1 산화막, PSZ막, 제2 산화막이 순차적으로 적층되어 형성된 소자분리막과, 상기 소자 분리막 상에 EFH 조절을 위해 형성된 식각 방지막과, 상기 반도체 기판의 액티브 영역 상에 형성된 터널 산화막, 및 플로팅 게이트, 및 전체 구조 상에 형성된 희생 질화막을 포함한다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막을 형성하는 단계와, 소자 분리 영역 상 에 형성된 상기 플로팅 게이트용 도전막, 상기 터널 산화막, 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 플로팅 게이트용 도전막, 상기 터널 산화막, 상기 트렌치의 측벽 및 저면에 제1 산화막을 형성하는 단계와, 상기 트렌치 저면 상에 형성된 상기 제1 산화막 상에 PSZ막, 제2 산화막을 순차적으로 형성하는 단계와, 상기 제2 산화막 상에 EFH 조절을 위한 식각 방지막을 형성하는 단계와, 상기 식각 방지막을 포함한 전체 구조 상에 희생 질화막을 형성하는 단계와, 상기 플로팅 게이트용 도전막 측벽에 형성된 상기 제1 산화막의 상부가 노출되도록 CMP 공정을 진행하는 단계와, 습식 식각을 진행하여 노출된 상기 플로팅 게이트용 도전막 측벽에 형성된 상기 제1 산화막을 제거하는 단계,및 상기 희생 질화막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 도전막(102)을 순차적으로 형성한다. 플로팅 게이트용 도전막(102)은 폴리 실리 콘막으로 형성하는 것이 바람직하다. 이 후, 플로팅 게이트용 도전막(102) 상에 후속 트렌치를 형성하기 위한 하드마스크막(103)을 형성한다.
도 2를 참조하면, 소자 분리 영역 상에 형성된 하드마스크막(103), 플로팅 게이트용 도전막(102), 및 터널 산화막(101)을 순차적으로 식각하여 반도체 기판(100)의 표면을 노출시킨다. 이후 노출된 반도체 기판(100)을 일정 깊이 약1800Å 내지 2000Å 식각하여 트렌치를 형성한다.
도 3을 참조하면, 트렌치의 측벽과 저면 및 하드마스크막(103), 플로팅 게이트용 도전막(102), 및 터널 산화막(101)의 측벽에 제1 산화막(104)을 형성한다. 트렌치의 저면에 형성되는 제1 산화막(104)의 두께는 900 내지 1100Å로 형성하는 것이 바람직하다. 제1 산화막(104)은 HDP 산화막으로 형성하는 것이 바람직하다.
이 후, 트렌치 저면에 형성된 제1 산화막(104) 상에 PSZ막(105)을 형성한다. PSZ막(105)의 두께는 600 내지 700Å로 형성하는 것이 바람직하다.
도 4를 참조하면, PSZ막(105) 상에 버퍼막(106)을 형성한다. 버퍼막(106)은 후속 식각 공정시 터널 산화막(101)의 측면이 노출되어 식각 손상이 발생하는 것을 방지하도록 터널 산화막(101)의 측벽 높이로 형성하는 것이 바람직하다. 버퍼막(106)은 HDP 산화막으로 형성하는 것이 바람직하다. 버퍼막(106)의 두께는 150 내지 250Å로 형성하는 것이 바람직하다. 이 후, 버퍼막(106) 상에 식각 방지막(107)을 형성한다. 식각 방지막(107)은 후속 희생 질화막(108) 제거 공정시 식각되는 것을 방지하기 위하여 희생 질화막(108)과 식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 식각 방지막(107)은 PSZ막 또는 α-카본막으로 형성하는 것이 바람직하다. 식각 방지막(107)은 300내지 400Å의 두께로 형성하는 것이 바람직하다. 이 후, 전체 구조 상에 희생 질화막(108)을 형성한다.
도 5를 참조하면, 하드마스크막(103) 측벽에 형성된 제1 산화막(104)의 상부가 노출되도록 CMP 공정을 진행한다. 이후, 습식 식각 공정을 진행하여 하드마스크막(103), 플로팅 게이트용 도전막(102)의 측벽에 형성된 제1 산화막(104)을 제거한다. 이는 후속 생성되는 ONO 구조의 유전체막과 플로팅 게이트를 직접 접촉시켜 커플링 비의 손실을 방지시키기 위함이다.
도 6을 참조하면, 습식 식각 공정을 진행하여 희생 질화막 및 하드마스크막을 제거한다. 습식 식각 공정은 인산을 이용하여 진행하는 것이 바람직하다. 이때 습식 식각 공정시 타켓막(107)은 희생 질화막과의 식각 선택비가 높으므로 식각되지 않는다. 이로 인하여 균일한 EFH를 갖는 플래시 메모리 소자를 형성할 수 있다.
도면으로 도시되진 않았지만 전체 구조 상에 ONO 구조의 유전체막, 콘트롤 게이트용 도전막을 형성한 후, 게이트 식각 공정을 진행하여 게이트 패턴을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 플래시 메모리 소자의 소자 분리막을 산화 막, PSZ막, 산화막으로 갭필하고 EFH에 해당하는 높이만큼 식각 방지막을 형성하되 후속 형성되는 희생 질화막과 식각 선택비가 높은 물질로 형성함으로써, 후속 희생 질화막 제거 공정시 식각되지 않아 균일한 높이의 EFH를 갖으며 이로 인하여 소자의 전기적 특성 변화를 방지할 수 있다.

Claims (15)

  1. 반도체 기판의 소자 분리 영역에 형성된 트렌치;
    상기 트렌치 내에 제1 산화막, PSZ막, 제2 산화막이 순차적으로 적층되어 형성된 소자분리막;
    상기 소자 분리막 상에 EFH 조절을 위해 형성된 식각 방지막;
    상기 반도체 기판의 액티브 영역 상에 형성된 터널 산화막, 및 플로팅 게이트; 및
    전체 구조 상에 형성된 희생 질화막을 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 식각 방지막은 상기 희생 질화막과 식각 선택비가 큰 PSZ막 또는 α-카본막으로 형성된 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 트렌치는 1800 내지 2000Å의 깊이를 갖는 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 산화막은 HDP 산화막으로 형성되며, 900 내지 1100Å의 두께를 갖는 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 PSZ막은 600 내지 700Å의 두께를 갖는 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제2 산화막은 HDP 산화막으로 형성되며, 150 내지 250Å의 두께를 갖는 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 식각 방지막은 300 내지 400Å의 두께를 갖는 플래시 메모리 소자.
  8. 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막을 형성하는 단계;
    소자 분리 영역 상에 형성된 상기 플로팅 게이트용 도전막, 상기 터널 산화 막, 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;
    상기 플로팅 게이트용 도전막, 상기 터널 산화막, 상기 트렌치의 측벽 및 저면에 제1 산화막을 형성하는 단계;
    상기 트렌치 저면 상에 형성된 상기 제1 산화막 상에 PSZ막, 제2 산화막을 순차적으로 형성하는 단계;
    상기 제2 산화막 상에 EFH 조절을 위한 식각 방지막을 형성하는 단계;
    상기 식각 방지막을 포함한 전체 구조 상에 희생 질화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막 측벽에 형성된 상기 제1 산화막의 상부가 노출되도록 CMP 공정을 진행하는 단계;
    습식 식각을 진행하여 노출된 상기 플로팅 게이트용 도전막 측벽에 형성된 상기 제1 산화막을 제거하는 단계; 및
    상기 희생 질화막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치 저면에 형성되는 제1 산화막의 두께는 900 내지 1100Å인 플래시 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 산화막은 HDP 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 PSZ막은 600 내지 700Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제2 산화막은 HDP 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제2 산화막은 150 내지 250Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  14. 제 8 항에 있어서,
    상기 식각 방지막은 상기 희생 질화막과의 식각 선택비가 큰 PSZ막 또는 α-카본막으로 형성하는 플래시 메모리 소자의 제조 방법.
  15. 제 8 항에 있어서, 상기 희생 질화막을 제거하는 단계는 인산을 이용한 습식 식각으로 진행하는 플래시 메모리 소자의 제조 방법.
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