KR20090070539A - 플래시 메모리 소자의 형성 방법 - Google Patents

플래시 메모리 소자의 형성 방법 Download PDF

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Abstract

본 발명은 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴이 형성된 반도체 기판이 제공되는 단계, 소자분리 마스크 패턴에 따라 제1 도전막을 패터닝하여 제1 도전패턴을 형성하는 단계, 제1 도전패턴의 측벽에 스페이서를 형성하는 단계, 소자분리 마스크 패턴 및 스페이서에 따라 터널 절연막 및 반도체 기판을 식각하여 터널 절연 패턴 및 트렌치를 형성하는 단계, 트렌치가 형성된 반도체 기판에 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
터널 절연막, 스페이서, 버즈빅, 트렌치, 터널링, 식각 손상

Description

플래시 메모리 소자의 형성 방법{Method of forming flash memory device}
본 발명은 플래시 메모리 소자의 형성 방법에 관한 것으로, 특히 터널 절연막의 손상을 방지하여 전기적 특성 열화를 방지하기 위한 플래시 메모리 소자의 형성 방법에 관한 것이다.
플래시 메모리 소자는 데이터가 저장되는 플로팅 게이트(floating gate) 및 구동전압을 전달하는 콘트롤 게이트(control gate)를 포함한다. 특히, 플로팅 게이트의 하부에는 FN 터널링(Fowler-Nordheim tunneling)용 터널 절연막이 형성되고, 상부에는 유전체막이 형성된다.
이 중에서, 터널 절연막은 반도체 기판과 플로팅 게이트 간을 전기적으로 격리시키지만, 프로그램 및 소거 동작 시에 FN 터널링 현상이 발생하여 전자가 통과하는 통로 역할을 하기도 한다. 이처럼, 터널 절연막은 플래시 메모리 소자의 프로그램 및 소거 동작에 직접적인 역할을 수행한다.
한편, 플로팅 게이트의 제조 공정상 자기 정렬(self alignment)을 위하여 반 도체 기판의 상부에 터널 절연막 및 플로팅 게이트용 도전막을 형성한 후에, 소자분리 마스크 패턴을 이용하여 소자 분리용 트렌치(trench)를 형성하는 식각 공정을 수행한다. 하지만, 식각 공정상 트렌치 내에 노출된 터널 절연막 및 도전막의 측벽이 손상될 수 있다. 이를 보상하기 위하여 트렌치를 형성한 후에 트렌치의 표면을 따라 월 절연막 및 라이너 절연막을 형성하기도 한다.
하지만, 반도체 소자의 집적도가 증가하면서 트렌치 및 활성영역의 폭도 함께 좁아지기 때문에 터널 절연막의 가장자리에서부터 버즈빅(bird's beak)이 발생할 수 있다. 이는, 터널 절연막의 전기적 특성을 열화시킬 수 있으므로, 월 절연막을 충분히 형성하는데에 한계가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 플로팅 게이트용 도전막을 패터닝하고, 패터닝된 도전막의 측벽에 스페이서를 형성한 후 터널 절연막 및 반도체 기판을 식각함으로써, 터널 절연막의 폭을 넓게 확보할 수 있으며, 이로써 터널 절연막 가장자리의 식각 손상을 보상할 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 형성 방법은, 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴이 형성된 반도체 기판이 제공된다. 소자분리 마스크 패턴에 따라 제1 도전막을 패터닝하여 제1 도전패턴을 형성한다. 제1 도전패턴의 측벽에 스페이서를 형성한다. 소자분리 마스크 패턴 및 스페이서에 따라 터널 절연막 및 반도체 기판을 식각하여 터널 절연 패턴 및 트렌치를 형성한다. 트렌치가 형성된 반도체 기판에 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
스페이서는 산화막으로 형성한다. 그리고, 터널 절연 패턴의 폭을 제1 도전패턴의 폭보다 넓게 형성한다.
소자 분리막을 형성하는 단계 이전에, 트렌치의 표면을 따라 월 절연막을 형성하는 단계를 더 포함한다.
소자 분리막을 형성하는 단계 이후에, 소자분리 마스크 패턴을 제거하고, 소 자 분리막의 높이를 낮춘다. 그리고, 소자 분리막, 스페이서, 제1 도전막의 상부에 유전체막 및 제2 도전막을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 형성 방법은, 반도체 기판상에 터널 절연막, 도전막 및 소자분리 마스크 패턴을 형성한다. 소자분리 마스크 패턴에 따라 도전막을 패터닝한다. 패터닝된 도전막의 폭보다 넓도록 터널 절연막을 패터닝한다. 소자분리 마스크 패턴 및 패터닝된 터널 절연막에 따라 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
터널 절연막을 패터닝하는 단계는, 도전패턴의 측벽에 스페이서를 형성한다. 소자분리 마스크 패턴 및 스페이서에 따라 터널 절연막을 패터닝하는 단계를 포함한다.
스페이서는 산화막으로 형성하며, 트렌치를 형성하는 단계 이후에, 소자분리 마스크 패턴을 제거하고, 트렌치의 표면을 따라 월 절연막을 형성하며, 월 절연막의 상부에 소자 분리막을 형성하는 단계를 포함한다.
본 발명은, 플로팅 게이트용 도전막을 패터닝하고, 패터닝된 도전막의 측벽에 스페이서를 형성한 후 터널 절연막 및 반도체 기판을 식각함으로써, 터널 절연막의 폭을 넓게 확보할 수 있다. 이로써, 터널 절연막의 식각 손상을 보상할 수 있으며, 버즈빅 현상이 발생하더라도 넓어진 터널 절연막의 폭으로 인해 전기적 특성 열화를 방지할 수 있고 플래시 메모리 소자의 동작 속도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 웰(well)이 형성된 문턱전압 조절용 이온주입 공정이 수행된 반도체 기판(100)의 상부에 FN 터널링(Fowler-Nordheim tunneling)용 터널 절연막(102)을 형성한다. 터널 절연막(102)은 산화막으로 형성하는 것이 바람직하다. 터널 절연막(102)의 상부에 플로팅 게이트(floating gate)용 제1 도전막(104) 및 소자분리 마스크 패턴(106)을 순차적으로 형성한다. 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있으며, 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 형성할 수도 있다. 소자분리 마스크 패턴(106)은 제1 도전막(104)과의 식각 선택비 차이가 큰 물질로 형성하는 것이 바람직하여, 예를 들면 질화막으로 형성할 수 있다.
도 1b를 참조하면, 소자분리 마스크 패턴(106)에 따라 제1 도전막(104)을 식각하는 제1 식각 공정을 실시하여 제1 도전패턴(104a)을 형성하고, 터널 절연 막(102)은 패터닝하지 않는다.
도 1c를 참조하면, 소자분리 마스크 패턴(106), 제1 도전패턴(104a) 및 터널 절연막(102)의 표면을 따라 스페이서용 절연막을 형성한다. 이때, 스페이서용 절연막은 산화막으로 형성하는 것이 바람직하다.
이어서, 전면 식각 공정을 실시하여 소자분리 마스크 패턴(106) 및 터널 절연막(102)의 상부에 형성된 스페이서용 절연막을 제거하되, 제1 도전패턴(104a)의 측벽에는 일부 잔류시켜 스페이서(108)를 형성한다. 이때, 소자분리 마스크 패턴(106)의 측벽에도 스페이서(108)의 일부가 잔류할 수도 있다.
스페이서(108)를 형성함에 따라 소자분리 마스크 패턴(106)의 사이로 노출되는 터널 절연막(102)의 폭은 좁아진다.
도 1d를 참조하면, 소자분리 마스크 패턴(106) 및 스페이서(108)에 따라 식각 공정을 실시하여 터널 절연막(도 1c의 102) 및 반도체 기판(100)의 일부를 식각한다. 이로써, 터널 절연 패턴(102a)이 형성되고, 반도체 기판(100)에는 소자 분리용 트렌치(109)가 형성된다. 트렌치(109)를 형성하기 위한 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, 이방성의 건식 식각 공정을 실시하더라도 트렌치(109)의 측벽 및 노출되는 터널 절연 패턴(102a)의 가장자리(A)가 손상될 수 있다. 하지만, 터널 절연 패턴(102a)의 가장자리 일부가 손상되더라도 스페이서(108)의 두께만큼 확장된 폭으로 터널 절연 패턴(102a)이 형성되므로 확장된 영역에서 식각 손상을 보상할 수 있다.
도 1e를 참조하면, 트렌치(109) 내부의 식각 손상을 보상하기 위하여 트렌 치(109)를 포함한 반도체 기판(100)의 표면을 따라 월 절연막(110)을 형성한다. 월 절연막(110)은 산화 공정을 실시하여 형성할 수 있다. 또한, 월 절연막(110)은 절연막인 스페이서(108) 및 터널 절연 패턴(102a)의 표면에서보다 트렌치(109) 내부로 노출된 반도체 기판(100)의 표면에서 더욱 빠르게 형성된다.
월 절연막(110)을 형성하는 산화 공정 시 노출된 터널 절연 패턴(102a)의 가장자리에서 두께가 두꺼워지는 버즈빅(bird's beak)이 발생할 수 있으나, 스페이서(108)로 인하여 터널 절연 패턴(102a)의 폭을 제1 도전패턴(104a)보다 넓게 형성하였으므로 버즈빅에 의한 전기적인 영향을 직접적으로 받지 않는다. 그리고, 버즈빅이 발생한 경우에도, 이는 후속 형성하는 소자 분리막(112)과 함께 절연막 역할을 하게 된다. 이에 따라, 터널 절연 패턴(102a)의 전기적 열화를 방지할 수 있다.
이어서, 트렌치(109)의 내부를 소자 분리막용 절연막으로 채우고, 소자분리 마스크 패턴(도 1d의 106)이 드러나도록 평탄화 공정을 실시하여 소자 분리막(112)을 형성한다. 소자 분리막(112)은 HDP(high density plasma)막으로 형성하거나, SOD(spin on dielectric)막으로 형성할 수 있으며, HDP막과 SOD막을 적층하여 형성할 수도 있다.
소자 분리막(112)을 형성한 이후에 소자분리 마스크 패턴(도 1d의 106)을 제거한다. 그리고, EFH(effective field oxide height) 조절을 위한 식각 공정을 실시하여 소자 분리막(112)의 높이를 낮춘다. 또는, 소자 분리막(112)의 EFH를 조절한 후에 소자분리 마스크 패턴(도 1d의 106)을 제거할 수도 있다.
도 1f를 참조하면, 소자 분리막(112)과 노출된 스페이서(108) 및 제1 도전패 턴(104a)의 표면을 따라 유전체막(114)을 형성한다. 이어서, 유전체막(114)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(116)을 형성한다.
상술한 기술에 따라, 터널 절연 패턴(102a)의 가장자리에서 발생할 수 있는 식각 손상 및 버즈빅(bird's beak) 현상을 보상할 수 있으므로, 플래시 메모리 소자의 전기적 특성 열화를 방지할 수 있다. 또한, 플래시 메모리 소자의 동작(예를 들면, 프로그램 또는 소거 동작) 속도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 ` 106 : 소자분리 마스크 패턴
108 : 스페이서 110 : 월 절연막
112 : 소자 분리막 114 : 유전체막
116 : 제2 도전막

Claims (9)

  1. 터널 절연막, 제1 도전막 및 소자분리 마스크 패턴이 형성된 반도체 기판이 제공되는 단계;
    상기 소자분리 마스크 패턴에 따라 상기 제1 도전막을 패터닝하여 제1 도전패턴을 형성하는 단계;
    상기 제1 도전패턴의 측벽에 스페이서를 형성하는 단계;
    상기 소자분리 마스크 패턴 및 상기 스페이서에 따라 상기 터널 절연막 및 상기 반도체 기판을 식각하여 터널 절연 패턴 및 트렌치를 형성하는 단계; 및
    상기 트렌치가 형성된 상기 반도체 기판에 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 터널 절연 패턴의 폭을 상기 제1 도전패턴의 폭보다 넓게 형성하는 플래시 메모리 소자의 형성 방법.
  4. 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계 이전에,
    상기 트렌치의 표면을 따라 월 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
  5. 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계 이후에,
    상기 소자분리 마스크 패턴을 제거하는 단계;
    상기 소자 분리막의 높이를 낮추는 단계; 및
    상기 소자 분리막, 상기 스페이서, 상기 제1 도전막의 상부에 유전체막 및 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  6. 반도체 기판상에 터널 절연막, 도전막 및 소자분리 마스크 패턴을 형성하는 단계;
    상기 소자분리 마스크 패턴에 따라 상기 도전막을 패터닝하는 단계;
    패터닝된 상기 도전막의 폭보다 넓도록 상기 터널 절연막을 패터닝하는 단계; 및
    상기 소자분리 마스크 패턴 및 패터닝된 상기 터널 절연막에 따라 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  7. 제 7 항에 있어서, 상기 터널 절연막을 패터닝하는 단계는,
    상기 도전패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 소자분리 마스크 패턴 및 상기 스페이서에 따라 상기 터널 절연막을 패터닝하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  8. 제 8 항에 있어서,
    상기 스페이서는 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  9. 제 7 항에 있어서, 상기 트렌치를 형성하는 단계 이후에,
    상기 소자분리 마스크 패턴을 제거하는 단계;
    상기 트렌치의 표면을 따라 월 절연막을 형성하는 단계; 및
    상기 월 절연막의 상부에 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
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