KR20090095392A - 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 - Google Patents
전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 Download PDFInfo
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Abstract
본 발명의 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계; 소자분리막을 리세스시켜 반도체 기판의 측벽 일부를 노출시키는 단계; 반도체 기판의 노출 부분을 내측으로 리세스시키는 단계; 리세스된 반도체 기판의 노출 부분을 따라 터널링층을 형성하는 단계; 터널링층 위에 전하 트랩층을 형성하는 단계; 및 전하 트랩층 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함한다.
리세스, 보이드, 전하 손실
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이며, 이 플로팅게이트 내의 전하 유무에 따라 정보의 프로그램(program) 및 소거(erase) 기능을 수행한다. 그런데, 최근 메모리 소자의 집적도가 높아짐에 따라 불휘발성 메모리 소자를 구성하는 새로운 셀 구조가 요구되고 있다. 이러한 새로운 셀 구조의 종류 가운데 하나로 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자가 있다.
전하 트랩층을 갖는 불휘발성 메모리 소자는 반도체 기판 상에 형성된 터널링층(tunneling layer) 위에 전하 트랩층 및 차폐층(blocking layer)이 배치되고, 차폐층 위에 컨트롤게이트(control gate)가 배치된 구조로 이루어진다. 이러한 전 하 트랩층을 갖는 불휘발성 메모리 소자는 터널링층 위에 배치된 막의 성질에 따라 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MANOS(Metal-Alumina Nitride-Oxide-Semiconductor) 구조로 분류되고 있다. 이와 같은 구조로 형성된 불휘발성 메모리 소자 상에 인가되는 바이어스 여부에 따라 전하 트랩층 내에 전하가 저장 또는 방전되어 전기적으로 프로그램 및 소거 동작이 진행된다.
한편, SONOS 구조의 불휘발성 메모리 소자에서 전하 손실(charge loss)을 개선하기 위해 전하 트랩층으로 적용하는 질화막을 플라즈마를 이용한 식각 공정으로 분리하는 NIS(nitride isolation) 방법을 적용하여왔다. 그러나 NIS 방법은, 플라즈마를 이용한 식각 공정으로 전하 트랩층을 분리하는 과정에서 플라즈마에 의한 손상으로 전하 트랩층의 물성이 약화될 수 있다. 전하 트랩층의 물성이 약화되면 이후 불휘발성 메모리 소자의 전기적 동작에서 전하 트랩(charge trap) 동작시 문제가 발생할 수 있다.
본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 소자분리막을 리세스시켜 상기 반도체 기판의 측벽 일부를 노출시키는 단계; 상기 반도체 기판의 노출 부분을 내측으로 리세스시키는 단계; 상기 리세스된 반도체 기판의 노출 부분을 따라 터널링층을 형성하는 단계; 상기 터널링층 위에 전하 트랩층을 형성하는 단계; 및 상기 전하 트랩층 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 차폐층을 형성하면서 인접한 활성영역 사이에 보이드를 형성하는 것이 바람직하다.
상기 소자분리막은 불산(HF) 용액 또는 BOE 용액을 이용하여 리세스시키는 것이 바람직하다.
상기 리세스된 반도체 기판은 상기 반도체 기판의 상부보다 측면부를 더 많이 리세스시키는 것이 바람직하다.
상기 반도체 기판은 산화막에 대한 실리콘이 식각 선택비를 갖는 세정 용액을 이용하여 리세스시키는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 7은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 내에 활성영역(a) 및 소자분리영역(b)을 정의하는 소자분리막(105)을 형성한다. 구체적으로, 반도체 기판(100) 상에 마스크막 패턴(미도시함)을 형성한다. 마스크막 패턴은 반도체 기판(100)의 표면을 선택적으로 노출시키며, 산화막 또는 질화막을 포함하여 형성한다. 다음에 마스크막 패턴을 식각 마스크로 반도체 기판(100)의 노출 부분을 식각하여 소정 깊이의 트렌치를 형성한다. 계속해서 트렌치를 모두 매립하는 매립절연막을 형성한다. 여기서 매립절연막은 산화막, 예를 들어 고밀도 플라즈마(HDP; High density plasma) 공정으로 형성된 산화막으로 형성할 수 있다. 다음에 매립절연막 상에 평탄화 공정을 진행하여 반도체 기판(100) 상에 인접하는 활성영역(a)을 분리하는 소자분리영역(b)을 정의하는 소자분리막(105)을 형성한다. 그리고 마스크막 패턴을 제거한다.
도 2를 참조하면, 소자분리막(105) 상에 리세스 공정(recess process)을 진행하여 반도체 기판(100)의 측벽 일부를 노출시킨다. 구체적으로, 소자분리막(105)을 노출된 표면으로부터 소정 깊이(c)만큼 리세스시킨다. 리세스 공정은 산화막을 선택적으로 식각할 수 있는 습식식각용액, 예를 들어 불산 용액 또는 BOE(Buffered oxidant etchant) 용액을 이용하여 진행할 수 있다. 소자분리막(105)을 습식식각용액을 이용하여 소정 깊이(c)만큼 리세스시키면, 반도체 기판(100)의 측벽 일부가 노출된다. 여기서 측벽 일부가 노출된 반도체 기판(100)은 활성영역(a) 부분이다.
도 3을 참조하면, 노출된 반도체 기판(100)의 측벽 일부를 내측으로 소정 두께(d)만큼 리세스시킨다. 구체적으로, 반도체 기판(100) 상에 레지스트막을 형성한다. 다음에 노광 공정 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 반도체 기판(100)의 활성영역(a)의 상부는 차단하면서 활성영역(a)의 측면 및 소자분리영역(b)을 선택적으로 노출시키는 레지스트막 패턴(110)을 형성한다. 다음에 노출된 반도체 기판(100) 상에 실리콘(Si)을 선택적으로 리세스시키는 세정 용액을 공급하여 반도체 기판(100)의 측벽 일부를 내측으로 소정 두께(d)만큼 리세스시킨다. 여기서 세정 용액은 산화막에 대해 실리콘이 식각 선택비를 갖는 세정 용액을 이용한다. 이때, 반도체 기판(100)의 활성영역(a) 상부는 레지스트막 패턴(110)에 의해 덮여 있어 용액에 의한 영향을 상대적으로 적게 받는다. 다음에 레지스트막 패턴(110)을 소정의 애슁(ashing) 공정을 이용하여 제거하면, 도 4에 도시한 바와 같이, 반도체 기판(100)의 측벽 일부가 내측으로 리세스되면서 반도체 기판(100)의 활성영역(a) 사이의 거리(e)가 넓어진다.
도 5를 참조하면, 리세스 공정에 의해 활성영역(a) 사이의 거리(e)가 넓어진 반도체 기판(100) 상에 터널링층(115)을 형성한다. 터널링층(115)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 이후 형성될 전하 트랩층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 구체적으로, 반도체 기판(100)을 퍼니스(furnace) 내에 로딩시킨다. 다음에 퍼니스에 로딩된 반도체 기판(100) 상에 열을 가하는 어닐링을 진행하면 소자분리막(105), 반도체 기판(100)의 리세스된 측벽 일부 및 반도체 기판(100) 상부를 따라 산화막을 포함하는 터널 링층(115)이 형성된다. 여기서 터널링층(115)은 모서리 부분이 완만한 굴곡을 갖는 형상으로 형성된다. 이에 따라 이후 전기적 동작시 모서리 부분이 완만하게 굴곡을 갖는 반도체 기판(100) 상부에 전계(electric field)가 형성되어 전하의 이동을 변화시켜 전하 손실을 감소시킬 수 있다. 즉, 모서리 부분이 완만하게 굴곡을 갖는 반도체 기판(100) 상부에 전계가 형성되어 전하 트랩층(120)에 트랩되어 있는 전자(electron)의 이동이 감소되면서, 전자가 이동하면서 유발되는 전하 손실(charge loss)을 감소시킬 수 있다. 이러한 터널링층(115)은 라디칼 산화(radical oxidation) 방법을 이용하여 형성할 수도 있다.
도 6을 참조하면, 터널링층(115) 위에 전하 트랩층(120)을 증착한다. 전하 트랩층(120)은 터널링층(115)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다. 이 전하 트랩층(120)은 실리콘나이트라이드막을 포함하여 증착할 수 있다. 한편, 활성영역(a) 상부의 좁은 폭에 의해 소자분리영역(b) 상에 증착되는 전하 트랩층(120)보다 활성영역(a) 상부에 증착되는 전하 트랩층(120)이 상대적으로 더 빠르게 증착되어 활성영역(a) 사이에 전하 트랩층(120)이 모두 증착되지 않고, 공간이 형성된다.
도 7을 참조하면, 전하 트랩층(120) 위에 차폐층(125)을 형성한다. 차폐층(125)은 이후 형성될 컨트롤게이트전극으로부터 전하를 저장하는 역할의 전하 트랩층(120)을 격리시켜 저장된 전하를 보존하는 역할을 한다. 이러한 차폐층(125)은 고유전상수를 갖는 금속계 절연막, 예를 들어, 알루미늄옥사이드(Al2O3)를 포함하여 형성할 수 있다. 차폐층(125)을 형성하는 과정에서 전하 트랩층(120)을 증착하는 과정에서 폭이 좁아진 활성영역(a) 상부가 매립되면서, 활성영역(a) 사이에 보이드(void, 130)가 형성된다. 활성영역(a)과 활성영역(a) 사이에 형성된 보이드(130)에 의해 유전율이 감소하면서 활성 영역과 활성 영역 사이의 간섭 현상(interference)을 감소시킬 수 있다. 다음에 차폐층(125) 위에 컨트롤게이트전극(135)을 형성한다. 차폐층(125) 위에 형성하는 컨트롤게이트전극(135)은 반도체 기판(100)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층(120) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 이 컨트롤게이트전극(135)은 탄탈륨나이트라이드(TaN)막을 포함하여 형성할 수 있다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 활성영역의 측벽 일부를 노출시키고, 노출된 측벽 일부를 내측으로 리세스시켜 활성영역 사이의 공간을 증가시킨 다음, 터널링층, 전하 트랩층, 차폐층 및 컨트롤게이트전극을 형성하여 활성영역 내부에 보이드를 형성한다. 이에 따라 전하 트랩층에 트랩되어 있는 전자의 이동을 감소시켜 전하 손실을 감소시킬 수 있다. 또한, 활성영역 사이에 형성된 보이드에 의해 유전율이 감소되어 간섭 현상을 감소시킬 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
Claims (5)
- 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 소자분리막을 리세스시켜 상기 반도체 기판의 측벽 일부를 노출시키는 단계;상기 반도체 기판의 노출 부분을 내측으로 리세스시키는 단계;상기 리세스된 반도체 기판의 노출 부분을 따라 터널링층을 형성하는 단계;상기 터널링층 위에 전하 트랩층을 형성하는 단계; 및상기 전하 트랩층 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법.
- 제1항에 있어서,상기 차폐층을 형성하면서 인접한 활성영역 사이에 보이드를 형성하는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법.
- 제1항에 있어서,상기 소자분리막은 불산(HF) 용액 또는 BOE 용액을 이용하여 리세스시키는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법.
- 제1항에 있어서,상기 리세스된 반도체 기판은 상기 반도체 기판의 상부보다 측면부를 더 많이 리세스시키는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법.
- 제1항에 있어서,상기 반도체 기판은 산화막에 대한 실리콘이 식각 선택비를 갖는 세정 용액을 이용하여 리세스시키는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법.
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