KR20060098101A - 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들 - Google Patents
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Abstract
균일한 터널 절연막을 갖는 비휘발성 기억소자들을 제공한다. 상기 비휘발성 기억소자들은 반도체 기판 내에 배치되어 활성영역을 한정하되, 상부 가장자리에 덴트 영역들을 갖는 소자분리막을 구비한다. 상기 활성영역 상에 터널 절연막이 위치한다. 상기 활성영역의 상부를 가로지르는 제어게이트 전극이 배치된다. 상기 제어게이트 전극 및 상기 터널 절연막 사이에 부유게이트 전극이 개재된다. 상기 제어게이트 전극 및 상기 부유게이트 전극 사이에 게이트 층간절연막이 개재된다. 상기 활성영역의 표면은 상기 소자분리막의 덴트영역들의 최저부 보다 낮다. 상기 비휘발성 기억소자들을 형성하는 방법들 또한 제공한다.
터널 절연막, 덴트 영역, 소자분리막
Description
도 1 및 도 2는 종래의 터널 절연막 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 비휘발성 기억소자의 제조방법들을 나타내는 도면들이다.
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로서, 특히 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들에 관한 것이다.
데이터를 저장하는 데 사용되는 반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 그들에 공급되는 전력이 차단되는 경우에, 그들의 저장된 데이터를 잃어버린다. 그러나, 상기 비휘발성 메모리 소자들은 그들에 공급되는 전력이 차단되는 경우에도 그들의 저장된 데이터를 유지한다. 따라서, 상기 비휘발성 메모리 소자들은 메모리 카드들 또는 단말기들(mobile telecommunication systems) 등에 널리 사용되고 있다.
일반적으로 상기 비휘발성 기억소자들의 단위 셀은 반도체 기판 상에 차례로 적층된 부유게이트 및 제어게이트를 구비하고, 상기 반도체 기판 및 상기 부유게이트 사이에 터널 절연막이 개재된다. 상기 터널 절연막의 균일도 여부는 상기 비휘발성 기억 셀의 문턱전압(threshold voltage) 특성 및 데이터 보유능력 등에 크게 관련된다.
도 1 및 도 2는 종래의 터널 절연막 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 패드 산화막(3) 및 패드 질화막(5)을 차례로 형성한다. 상기 패드 질화막(5) 및 패드 산화막(3)을 패터닝하여 상기 반도체 기판(1)의 소정 영역들을 노출시킨다. 이어서, 상기 패터닝된 패드 질화막(5)을 식각 마스크로 사용하여 상기 노출된 반도체 기판(1)을 식각한다. 그 결과, 상기 반도체 기판(1)에 트렌치 영역들(9)이 형성된다. 상기 트렌치 영역들(9)은 상기 반도체 기판(1) 내에 활성영역들(7)을 한정한다. 상기 트렌치 영역들(9) 내에 소자분리막들(11)을 각각 형성한다. 상기 소자분리막들(11)은 실리콘 산화막으로 형성한다.
도 2를 참조하면, 도 1의 상기 패터닝된 패드 질화막(5) 및 상기 패드 산화막(3)을 습식 식각하여 상기 활성영역들(7)을 노출시킨다. 그 결과, 상기 소자분리 막들(11)의 가장자리 영역들에 리세스된 영역들(13), 즉 덴트 영역들(dent regions)이 형성된다. 이어서, 상기 리세스된 영역들(13)을 갖는 반도체 기판을 열산화시키어 상기 노출된 활성영역들(7) 상에 터널 산화막(15)을 형성한다. 상기 터널 산화막(15)은 후속 공정들을 진행하는 동안 잔존한다. 상기 터널 산화막(15)의 두께가 증가할수록, 상기 활성영역들(7)의 상부 코너 상의 상기 터널 산화막(15)의 두께는 상대적으로 얇아진다. 이러한 현상은 얇음 효과(thinning effect)라 불리운다.
상술한 바와 같이 종래의 터널 산화막은 그 중심부에 비해 가장자리 부분이 상대적으로 얇은 두께를 가지고 형성된다. 이에 따라, 종래의 터널 산화막이 형성된 비휘발성 기억소자는 상기 터널 산화막의 중심부에 비해 가장자리 영역에서 보다 큰 전기장이 형성되기 때문에 불균일한 프로그램/소거 특성을 보이는 문제를 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 프로그램/소거 특성의 균일도를 향상시킬 수 있는 비휘발성 기억소자의 제조방법을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 균일한 터널 절연막을 갖는 비휘발성 기억소자를 제공하는데 있다.
본 발명의 일 양태에 따르면, 균일한 터널 절연막을 갖는 비휘발성 기억소자들을 제공한다. 반도체 기판 내에 배치되어 활성영역을 한정하되, 상부 가장자리에 덴트 영역들을 갖는 소자분리막을 포함한다. 상기 활성영역 상에 터널 절연막이 위치한다. 상기 활성영역의 상부를 가로지르는 제어게이트 전극이 배치된다. 상기 제어게이트 전극 및 상기 터널 절연막 사이에 부유게이트 전극이 개재된다. 상기 제어게이트 전극 및 상기 부유게이트 전극 사이에 개재된 게이트 층간절연막을 포함하되, 상기 활성영역의 표면이 상기 소자분리막의 덴트영역들의 최저부 보다 낮게 위치한다.
본 발명의 일 양태에 따른 실시예에 있어서, 상기 터널 절연막은 열산화막일 수 있다.
본 발명의 또 다른 양태에 따르면, 균일한 터널 절연막을 갖는 비휘발성 기억소자의 제조방법들을 제공한다. 이 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하는 것을 포함한다. 상기 패드 질화막 및 상기 패드 산화막을 패터닝하여 상기 기판의 소정 영역들을 노출시킨다. 상기 패터닝된 패드 질화막을 식각 마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 상기 기판에 트렌치 영역들을 형성한다. 상기 트렌치 영역들은 상기 반도체 기판 내에 활성영역들을 한정한다. 상기 트렌치 영역들 내에 소자분리막들을 각각 형성한다. 상기 패터닝된 패드 질화막 및 패드 산화막을 제거하여 활성영역을 노출시킨다. 상기 활성영역들을 소정 깊이까지 전면 식각한다. 상기 활성영역 상에 터널 절연막, 부유게이트 전극, 및 제어게이트 전극을 차례로 형성하는 것을 포함한다.
본 발명의 또 다른 양태에 따른 몇몇 실시예들에서, 상기 활성영역들을 식각하는 것은 상기 활성영역들의 상부면이 상기 소자분리막의 모서리부의 최저면 보다 낮게 식각하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 소자분리막은 실리콘 산화막일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 비휘발성 기억소자의 제조방법들을 나타내는 도면들이다.
도 3a를 참조하면, 반도체 기판(100)을 준비하고, 상기 기판(100) 상에 패드 산화막(110) 및 패드 질화막(120)을 차례로 형성한다. 상기 패드 산화막(110)은 열산화막으로 형성할 수 있다. 상기 패드 질화막(120)은 상기 반도체 기판(100)에 대해 식각 선택비를 갖는 실리콘 질화막 같은 물질막으로 형성할 수 있다.
도 3b를 참조하면, 상기 패드 질화막(120) 및 상기 패드 산화막(110)을 패터닝하여 상기 기판(100)의 소정 영역들을 노출시킨다. 상기 패터닝된 패드 질화막 (120)을 식각 마스크로 사용하여 상기 노출된 반도체 기판(100)을 식각하여 상기 기판(100)에 트렌치 영역들(130)을 형성한다. 상기 트렌치 영역들(130)은 상기 반도체 기판(100) 내에 활성영역들(140)을 한정한다. 상기 트렌치 영역들(140) 내에 소자분리 절연막들(150a)을 각각 형성한다. 상기 소자분리 절연막(150a)은 고밀도 플라즈마(high density plasma; HDP) 산화막 또는 고온 산화막(high temperature oxide layer; HTO)과 같은 CVD(chemical vapor deposition) 산화막으로 형성하여 갭필(gap fill) 특성을 향상시킬 수도 있다.
상기 소자분리 절연막들(150a)을 형성하기 전에 상기 트렌치 영역들(130) 내부 측벽 및 저부에 측벽 절연막(150b)을 형성할 수도 있다. 상기 측벽 절연막(150b)은 상기 트렌치 영역들(130)의 형성 시에 식각공정에 의한 격자 손상을 치유하기 위한 역할을 수행한다. 상기 측벽 절연막(150b)은 열산화막으로 형성할 수 있다. 그 결과, 상기 소자분리 절연막(150a) 및 상기 측벽 절연막(150b)은 소자분리막(150)을 구성한다.
도 3c를 참조하면, 상기 패터닝된 패드 질화막(120) 및 패드 산화막(110)을 제거하여 활성영역들(140)을 노출시킨다. 상기 패터닝된 패드 질화막(120) 및 패드 산화막(110)은 인산을 사용한 습식식각을 이용하여 제거할 수 있다. 이에 따라, 상기 소자분리막들(150)이 과도 식각될 수 있다. 그 결과, 도 3c에 도시된 바와 같이 상기 소자분리막들(150)의 상부 가장자리 영역들에 덴트 영역들(160)이 형성될 수 있다.
도 3d를 참조하면, 상기 활성영역들(140)을 소정 깊이까지 전면 식각한다. 즉, 상기 덴트 영역들(160)의 최저면 보다 낮은 깊이까지 상기 활성영역들(140)을 식각할 수 있다. 또한, 상기 활성영역들(140)은 그 표면이 평면상태가 되도록 일정한 깊이로 식각할 수 있지만, 그 표면의 중심 영역이 가장자리 영역에 비해 상대적으로 깊게 상기 활성영역들(140)을 식각할 수도 있다.
상기 활성영역들(140)은 플루오르(F)계 가스를 사용하여 식각할 수 있다. 예를 들면, 기판 전면에 플루오르화황(SF6) 가스를 주입한 후 플라즈마를 발생시켜 상기 활성영역들(140)을 선택적으로 식각할 수 있다.
상기 플루오르계 가스를 사용하여 상기 활성영역(140)을 식각하는 대신에 열적 염소식각(thermal cl2 etch) 기술을 사용하여 상기 활성영역(140)을 식각할 수도 있다. 즉, 기판의 전면에 열적 염소식각을 진행하여 상기 활성영역들(140)을 식각할 수 있다. 상기 열적 염소 식각은 염소를 식각매체로 하여 실리콘만을 선택적으로 식각하는 방법이다. 상기 열적 염소 식각은 높은 온도에 의해 진행된다. 예를 들면, 450℃ 내지 1100℃의 온도를 사용하여 상기 열적 염소 식각을 진행할 수 있다. 높은 온도에 의해 상기 염소가 상기 활성영역들(140) 표면의 실리콘과 결합하여 염화실리콘(SiCl2)을 생성하고, 상기 염화실리콘은 기체 상태로 배출된다. 이에 따라, 상기 활성영역들(140)은 격자의 물리적 손상없이 식각될 수 있다.
그 다음에, 불순물 주입 공정을 통해 상기 반도체 기판에 불순물 이온들을 주입할 수 있다.
도 3e를 참조하면, 상기 노출된 활성영역들(140) 상에 터널 절연막(170)을 형성한다. 상기 터널 절연막(170)은 상기 기판(100)을 열산화시켜 형성할 수 있다. 또한, 상기 터널 절연막(170)은 LPCVD(low pressure chemical vapor deposition)법에 의해 중온산화막(medium temperature oxide; MTO)을 20Å 내지 80Å 두께로 증착한 다음에, 그 중온산화막을 어닐링 하는 단계를 수행하여 형성할 수도 있다. 이 때의 어닐링은 가스 분위기로서 N2O, NO, NH3 또는 이들 혼합물을 포함하는 것을 사용할 수 있다. 바로 증착된 상태의(as-deposited) 상기 중온산화막은 그 표면에 실리콘 댕글링 본드(dangling bond) 등의 결함을 가질 수 있지만, 이러한 분위기에서의 어닐링은 그 결함을 치유하여 상기 중온 산화막의 누설전류 특성과 신뢰성 등을 향상시킬 수 있다.
상기 활성영역들(140)의 표면이 상기 소자분리막들(150)의 덴트영역들(160)의 최저부 보다 낮게 형성되기 때문에, 상기 식각된 활성영역의 측벽들이 노출되지 않는다. 이에 따라, 얇음 효과(thinning effect)가 발생하지 않는다. 그 결과, 상기 터널 절연막(170)은 균일한 두께로 형성될 수 있다.
도 3f를 참조하면, 상기 터널 절연막(170) 상에 도전막을 형성한다. 상기 도전막은 폴리실리콘막으로 형성할 수 있다. 상기 도전막을 패터닝하여 부유게이트(190)를 형성한다. 상기 부유게이트(190) 상에 게이트 층간절연막(200)을 형성한다. 상기 게이트 층간절연막(200)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막이거나 이들의 적층막으로 형성할 수 있다. 상기 게이트 층간절연막(200) 상에 제어게이트 전극(180)을 형성한다. 상기 제어게이트 전극(180)은 상기 활성영역 (140)의 상부를 가로지르며 형성된다. 그 결과, 상기 제어게이트 전극(180) 및 상기 터널 절연막(170) 사이에 개재된 부유게이트(190)가 형성되고, 상기 제어게이트 전극(180) 및 상기 부유게이트 전극(190) 사이에 개재된 게이트 층간절연막(200)이 형성된다.
상술한 바와 같이 구성되고 제조되는 본 발명은, 비휘발성 기억소자의 소자 분리막의 상부 가장자리에 덴트영역들이 형성될지라도, 터널 절연막을 균일하게 형성시킬 수 있기 때문에, 비휘발성 기억소자의 프로그램/소거 특성의 균일도를 향상시킬 수 있다.
Claims (5)
- 반도체 기판 내에 배치되어 활성영역을 한정하되, 상부 가장자리에 덴트 영역들을 갖는 소자분리막;상기 활성영역 상에 형성된 터널 절연막;상기 활성영역의 상부를 가로지르는 제어게이트 전극;상기 제어게이트 전극 및 상기 터널 절연막 사이에 개재된 부유게이트 전극; 및상기 제어게이트 전극 및 상기 부유게이트 전극 사이에 개재된 게이트 층간절연막을 포함하되, 상기 활성영역의 표면이 상기 소자분리막의 덴트영역들의 최저부 보다 낮게 위치하는 것을 특징으로 하는 비휘발성 기억 셀.
- 제 1 항에 있어서, 상기 터널 절연막은 열산화막인 것을 특징으로 하는 비휘발성 기억 셀.
- 반도체 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하고,상기 패드 질화막 및 상기 패드 산화막을 패터닝하여 상기 기판의 소정 영역들을 노출시키고,상기 패터닝된 패드 질화막을 식각 마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 상기 기판에 활성영역들을 한정하는 트렌치 영역들을 형성하고,상기 트렌치 영역들 내에 소자분리막들을 각각 형성하고,상기 패터닝된 패드 질화막 및 패드 산화막을 제거하여 활성영역을 노출시키고,상기 활성영역들을 소정 깊이까지 전면 식각하고,상기 활성영역 상에 터널 절연막, 부유게이트 전극 및 제어게이트 전극을 차례로 형성하는 것을 포함하는 비휘발성 기억 셀의 제조방법.
- 제 3 항에 있어서, 상기 활성영역들을 식각하는 것은상기 활성영역들의 상부면이 상기 소자분리막의 모서리부의 최저면 보다 낮게 식각하는 것을 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
- 제 3 항에 있어서, 상기 터널 절연막을 형성하는 것은LPCVD(low pressure chemical vapor deposition)법에 의해 중온산화막(medium temperature oxide; MTO)을 증착하는 것과, N2O, NO, NH3 또는 이들이 혼합된 가스 분위기에서 어닐링하는 것을 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
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| KR1020050019336A KR20060098101A (ko) | 2005-03-08 | 2005-03-08 | 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들 |
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| KR (1) | KR20060098101A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100944752B1 (ko) * | 2007-12-03 | 2010-03-03 | 주식회사 아토 | 비휘발성 메모리 소자의 제조 방법 |
-
2005
- 2005-03-08 KR KR1020050019336A patent/KR20060098101A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100944752B1 (ko) * | 2007-12-03 | 2010-03-03 | 주식회사 아토 | 비휘발성 메모리 소자의 제조 방법 |
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