JP2008010817A - ナンドフラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【課題】フローティングゲート電極とコントロールゲート電極の接触面積を増加させ、セルの干渉しきい値電圧のシフト値を減少させてプログラムしきい値電圧を増加させたナンドフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板の上部に積層されたトンネル酸化膜、第1のポリシリコン膜、バッファ酸化膜、窒化膜及び半導体基板の一部をエッチングしてトレンチを形成する工程と、トレンチ内に絶縁膜を形成して素子分離膜110を形成する工程と、露出された窒化膜及びバッファ酸化膜を順次除去する工程と、素子分離膜110の側面にスペーサ112を形成した後、素子分離膜110の上部を一部除去して素子分離膜のEFHを調節する工程と、全体構造の上部に誘電体膜114、第2のポリシリコン膜116及び導電膜118を順次形成する工程を含むことにより、セルの干渉しきい値電圧のシフトを減少させ、プログラムしきい値電圧を増加させる。
【選択図】 図3E
【解決手段】半導体基板の上部に積層されたトンネル酸化膜、第1のポリシリコン膜、バッファ酸化膜、窒化膜及び半導体基板の一部をエッチングしてトレンチを形成する工程と、トレンチ内に絶縁膜を形成して素子分離膜110を形成する工程と、露出された窒化膜及びバッファ酸化膜を順次除去する工程と、素子分離膜110の側面にスペーサ112を形成した後、素子分離膜110の上部を一部除去して素子分離膜のEFHを調節する工程と、全体構造の上部に誘電体膜114、第2のポリシリコン膜116及び導電膜118を順次形成する工程を含むことにより、セルの干渉しきい値電圧のシフトを減少させ、プログラムしきい値電圧を増加させる。
【選択図】 図3E
Description
本発明は、ナンドフラッシュメモリ素子の製造方法に関するものであり、特に、セルの干渉しきい値電圧(Vt)のシフトを減少させ、プログラムしきい値電圧(Vt)を増加させるためのナンドフラッシュメモリ素子の製造方法に関するものである。
現在、ナンドフラッシュメモリ(flash memory)の製造方法において、素子の高集積化により、単位アクティブ領域とフィールド領域が形成される空間は減っている。従って、狭いアクティブ空間内にフローティングゲートを含む誘電体膜、コントロールゲートを形成することによりゲート間の距離が狭くなって干渉効果がますます問題視されている。
図1は、自己整列(Self-Align)STIを適用した一般的なナンドフラッシュメモリ素子の製造方法を説明するための斜視図である。
図1を参照すれば、半導体基板(10)の上部にトンネル酸化膜(11)と第1のポリシリコン膜(12)を形成し、素子分離マスクを用いたエッチング工程で第1のポリシリコン膜(12)とトンネル酸化膜(11)を選択的にエッチングした後、選択的にエッチングされた第1のポリシリコン膜(12)をマスクにして半導体基板(10)をエッチングしてトレンチを形成する。トレンチが埋め込まれるように全体構造の上部に絶縁膜、例えば、HDP(High Density Plasma)酸化膜を形成した後、第1のポリシリコン膜(12)の上部が露出されるように絶縁膜を平坦化し、例えば、CMP(Chemical Mechanical Polishing)してトレンチ内に素子分離膜(13)を形成する。全体構造の上部に第2のポリシリコン膜(14)を形成し、所定のマスクを用いて第2のポリシリコン膜(14)をエッチングし、第1のポリシリコン膜(12)と第2のポリシリコン膜(14)で構成されたフローティングゲートを形成する。全体構造の上部に誘電体膜(15)及びコントロールゲート用導電膜(16)を形成する。
しかし、上記のような方法でフローティングゲートを形成すれば、素子の高集積化により素子分離膜の幅が減ることになり、これにより互いに隣接するフローティングゲートの間隔が減って、互いに隣接するフローティングゲートによる干渉効果が発生する。ここで、干渉効果は、ゲート方向のフローティングゲートの間に発生する干渉効果とゲートに垂直な方向のフローティングゲートの間に発生する干渉効果に分かれる。ゲート方向のフローティングゲートの間の干渉効果は、第1のポリシリコン膜の間に存在するHDP酸化膜が誘電物質として作用するために発生し、ゲートに垂直な方向のフローティングゲートの間の干渉効果はゲートの間に存在するHDP酸化膜が誘電物質として作用するために発生する。
図2は、素子の縮小化によるプログラムしきい値電圧(Vt)と干渉しきい値電圧(Vt)のシフト(shift)値を示したグラフである。
曲線aは各素子によるセルの干渉しきい値電圧のシフト値を示したグラフであり、曲線bは各素子によるプログラムしきい値電圧値を示したグラフである。曲線a及び曲線bを比較して見れば、60nm以下の素子ではプログラムしきい値電圧と干渉しきい値電圧のシフト値はいずれも素子の限界値を超えている。
上述した問題を解決するために案出された本発明の目的は、フローティングゲート用ポリシリコン膜とコントロールゲート用ポリシリコン膜の接触面積を増加させ、セルの干渉しきい値電圧のシフト値を減少させ、フローティングゲート用ポリシリコン膜の面積を減少させてプログラムしきい値電圧を増加させるためのナンドフラッシュメモリ素子の製造方法を提供することにある。
本発明に係る代表的なナンドフラッシュメモリ素子の製造方法は、半導体基板の上部に積層されたトンネル酸化膜、第1のポリシリコン膜、バッファ酸化膜、窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する工程と、前記トレンチ内に絶縁膜を形成して素子分離膜を形成する工程と、露出された前記窒化膜及びバッファ酸化膜を順次除去する段階と、前記素子分離膜の側面にスペーサを形成した後、前記素子分離膜の上部を一部除去して前記素子分離膜のEFHを調節する工程と、全体構造の上部に誘電体膜、第2のポリシリコン膜及び導電膜を順次形成する工程とを含むことを特徴とするものである。
上述したように、本発明による効果は次の通りである。
第1に、フローティングゲート用ポリシリコン膜とコントロールゲート用ポリシリコン膜の接触面積を増加させてカップリング比及びプログラムしきい値電圧を増加させることができる。
第2に、フローティングゲート用ポリシリコン膜の面積を減少させてセルの干渉しきい値電圧のシフト値を減少させることができる。
第3に、プログラムしきい値電圧を増加させ、セルの干渉しきい値電圧のシフト値を減少させることにより、50nm以下のナンドフラッシュメモリ素子においてマルチ-レベル-セル(Multi-Level-Cell)を具現することができる。
以下、添付した図面を参照して本発明の実施例を詳しく説明すれば、次の通りである。
図3(A)〜(E)は、本発明の一実施例による自己整列STIを適用したナンドフラッシュメモリ素子を説明するために示した断面図である。
図3(A)を参照すれば、半導体基板(100)の上部にトンネル酸化膜(102)、フローティングゲート用の第1のポリシリコン膜(104)、バッファ酸化膜(106)及び窒化膜(108)を順次形成した後、窒化膜(108)、バッファ酸化膜(106)、第 1 のポリシリコン膜(104)、トンネル酸化膜(102)及び半導体基板(100)の一部をエッチングしてトレンチを形成する。この時、窒化膜(108)は500Å〜900Åの厚さで形成する。トレンチ内に側壁酸化膜を形成した後、トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成する。この時、絶縁膜はHDP酸化膜で形成する。窒化膜(108)の上部が露出されるように絶縁膜を平坦化してトレンチ内に素子分離膜(110)を形成する。
図3(B)を参照すれば、湿式エッチング工程を実施して窒化膜(108)を除去する。この時、窒化膜(108)の除去工程時にエッチングターゲットを蒸着厚の150%〜170%と設定するが、窒化膜(108)とバッファ酸化膜(106)のエッチング選択比によりバッファ酸化膜(106)は、上部の一部のみ除去される。第1のポリシリコン膜(104)の上部にバッファ酸化膜(106)が形成されていて、窒化膜(108)の除去工程時に第 1 のポリシリコン膜(104)がアタックを受けない。窒化膜(108)の除去工程を実施しても、バッファ酸化膜(106)は20Å〜40Åの厚さで残留する。
図3(C)を参照すれば、BOEまたはHFを用いた湿式エッチング工程で残留するバッファ酸化膜(106)を除去する。この時、バッファ酸化膜(106)は40Å〜80Åの厚さで過度にエッチングするが、バッファ酸化膜(106)と第1のポリシリコン膜(104)のエッチング選択比により第1のポリシリコン膜(104)はアタックを受けずに素子分離膜(110)の側面に残留するバッファ酸化膜(106)の厚さだけ除去される。
図3(D)を参照すれば、全体構造の上部にシリコン膜を形成する。この時、シリコン膜はドープされた非結晶(amorphous)シリコン膜を用いて100Å〜300Åの厚さで形成する。シリコン膜を全面エッチングし、素子分離膜(110)の側面にスペーサ(112)を形成する。この時、シリコン膜のエッチング工程時に200Å〜450Åの厚さで過度にエッチングし、第1のポリシリコン膜(104)の上部を一部エッチングする。
図3(E)を参照すれば、BOEまたはHFを用いた湿式エッチング工程で素子分離膜(110)の上部を一部エッチングし、素子分離膜(110)のEFH(Effective Field Height)を調節する。全体構造の上部に誘電体膜(114)、コントロールゲート用の第2のポリシリコン膜(116)及び導電膜(118)を順次形成する。
上記のようにフローティングゲートを形成すれば、フローティングゲート用ポリシリコン膜とコントロールゲート用ポリシリコン膜の接触面積が増加し、カップリング比(coupling ratio)及びプログラムしきい値電圧が増加し、フローティングゲート用ポリシリコン膜の面積が減少し、セルの干渉しきい値電圧のシフト値が減少する。これにより、50nm以下のナンドフラッシュメモリ素子においてマルチ-レベル-セルを具現することができる。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
100 半導体基板
102 トンネル酸化膜
104 第1のポリシリコン膜
106 バッファ酸化膜
108 窒化膜
110 素子分離膜
112 スペーサ
114 誘電体膜
116 第2のポリシリコン膜
118 導電膜
102 トンネル酸化膜
104 第1のポリシリコン膜
106 バッファ酸化膜
108 窒化膜
110 素子分離膜
112 スペーサ
114 誘電体膜
116 第2のポリシリコン膜
118 導電膜
Claims (8)
- 半導体基板の上部に積層されたトンネル酸化膜、第1のポリシリコン膜、バッファ酸化膜、窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する工程と、
前記トレンチ内に絶縁膜を形成して素子分離膜を形成する工程と、
露出された前記窒化膜及びバッファ酸化膜を順次除去する工程と、
前記素子分離膜の側面にスペーサを形成した後、前記素子分離膜の上部を一部除去して前記素子分離膜のEFHを調節する工程と、及び
全体構造の上部に誘電体膜、第2のポリシリコン膜及び導電膜を順次形成する段階を含むナンドフラッシュメモリ素子の製造方法。 - 前記窒化膜は、500Å〜900Åの厚さで形成する請求項1に記載のナンドフラッシュメモリ素子の製造方法。
- 前記窒化膜除去工程時に、前記バッファ酸化膜が20Å〜40Åの厚さで残留する請求項1に記載のナンドフラッシュメモリ素子の製造方法。
- 前記バッファ酸化膜は、BOEまたはHFを用いた湿式エッチング工程により除去する請求項1に記載のナンドフラッシュメモリ素子の製造方法。
- 前記バッファ酸化膜の除去工程時に、前記素子分離膜の側面が一部除去される請求項1に記載のナンドフラッシュメモリ素子の製造方法。
- 前記スペーサは
前記バッファ酸化膜が除去された結果物の上部にシリコン膜を形成した後、前記シリコン膜を全面エッチングして前記素子分離膜の側面に形成される請求項1に記載のナンドフラッシュメモリ素子の製造方法。 - 前記シリコン膜は、ドープされた非結晶シリコン膜を用いて100Å〜300Åの厚さで形成する請求項6に記載のナンドフラッシュメモリ素子の製造方法。
- 前記シリコン膜の全面エッチング工程時に過度にエッチングして前記第1のポリシリコン膜の上部を一部エッチングする請求項1または6に記載のナンドフラッシュメモリ素子の製造方法。
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