KR20090092927A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
반도체 메모리 소자 및 이의 제조 방법Info
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Abstract
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 도전막을 형성하는 단계와, 식각 공정을 실시하여 상기 도전막을 패터닝하는 단계와, 세정 공정을 실시하여 상기 식각 공정시 발생하는 불순물을 제거하는 동시에 패터닝된 상기 도전막의 측벽을 산화시키는 단계와, 상기 도전막의 측벽 상부의 폭이 중단부 측벽 폭보다 넓도록 상기 도전막의 산화된 부분을 제거하는 단계와, 상기 도전막의 측벽을 따라 제1 절연막을 형성하되, 상기 도전막의 측벽 상부에 오버행을 발생시키는 단계, 및 상기 오버행을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 도전막 패턴들 사이에 에어갭을 형성하는 단계를 포함하는 반도체 메모리 소자 및 이의 제조 방법을 개시한다.
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 플로팅 게이트 간의 인터퍼런스를 감소시키는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자중 플래시 메모리 소자는 데이터를 저장하기 위한 다수의 셀을 포함하며, 플래시 메모리 소자의 셀은 반도체 기판상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 플래시 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되는 것을 인터퍼런스 효과(interference effect)라 한다. 즉, 인터퍼런스 효과란 독출하려는 제 1 셀과 인접한 제 2 셀을 프로그램하게 되면 제 2 셀의 플로팅 게이트의 차지 변화로 인한 캐패시턴스 작용으로 인해 제 1 셀의 독출시 제 1 셀의 문턱 전압보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 인터퍼런스 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 인터퍼런스 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
한편, 일반적인 플래시 메모리 소자의 제조 공정에서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이트의 일부를 형성하는데, 도 1을 참조하여 그 공정을 간략하게 설명하면 다음과 같다.
반도체 기판(10) 상부에 터널 산화막(11) 및 제 1 폴리실리콘막(12)을 형성한 후 제 1 폴리실리콘막(12) 및 터널 산화막(11)의 소정 영역을 식각하고, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성한 후 절연막을 매립하고 연마 공정을 실시하여 소자 분리막(13)을 형성한다. 이후 제2 폴리 실리콘막(14)을 형성하고 식각하여 플로팅 게이트(12, 14)를 형성한다. 플로팅 게이트(12, 14) 상부에 유전체막(15), 및 콘트롤 게이트용 폴리 실리콘막(16)을 형성한다.
상기와 같이 SA-STI 공정을 이용하여 플래시 메모리 소자를 제조하게 되면 플로팅 게이트로 작용되는 제 1 폴리실리콘막(12)과 인접한 제 1 폴리실리콘막(12) 사이에 소자 분리막이 형성되어 있기 때문에 제 1 폴리실리콘막(12)들 사이에 인터퍼런스(interference)가 발생할 수 있다.
도 2는 플로팅 게이트간의 높이 및 거리에 따른 인터퍼런스 효과와 커플링 비를 나타내는 그래프이다.
도 2를 참조하면, 게이트 간 인터퍼런스는 플로팅 게이트간의 거리와 플로팅 게이트의 높이에 비례한다. 즉, 플로팅 게이트 간의 거리가 멀고, 플로팅 게이트의 높이가 감소하면 인터퍼런스는 감소한다. 그러나 이와 반대로 플로팅 게이트의 높이가 감소하면 플로팅 게이트와 콘트롤 게이트의 계면 면적이 감소하여 커플링 비(coupling ratio)가 감소하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 패턴 형성 공정시 금속 전극층의 측벽을 산화시켜 제거함으로써, 후속 절연막 증착 공정시 게이트 측벽 부분에 형성된 보윙부에 의해 게이트 사이 공간이 절연막으로 완전히 매립되는 것을 방지한다. 이로 인하여 에어 갭(Air-Gap)이 형성되도록 하여 셀간 인터퍼런스 효과를 감소시킬 수 있는 반도체 메모리 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판 상에 플로팅 게이트, 유전체막, 콘트롤 게이트, 및 금속 전극층이 적층된 게이트 패턴들과, 상기 게이트 패턴들을 포함한 전체 구조 상에 형성된 절연막, 및 상기 게이트 패턴들 사이의 공간에 형성된 에어 갭을 포함하며, 상기 금속 전극층의 측벽은 측벽 상부보다 중단부의 넓이가 좁다.
상기 금속 전극층의 상부면 및 하부면에 형성된 확산 방지막을 더 포함한다.
상기 게이트 패턴들 측벽에 형성된 제1 절연막을 더 포함하며, 상기 제1 절연막은 상기 금속 전극층 측벽 상부에 오버행 부분이 형성된다.
반도체 기판 상에 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 금속 게이트층을 적층하여 형성하는 단계와, 식각 공정을 실시하여 상기 금속 게이트층, 콘트롤 게이트용 도전막을 패터닝하는 단계와, 세정 공정을 실시하여 상기 식각 공정시 발생하는 불순물을 제거하는 동시에 패터닝된 상기 금속 게이트층의 측벽을 산화시키는 단계와, 상기 유전체막, 및 상기 플로팅 게이트용 도전막을 식각하여 게이트 패턴들을 형성하되, 상기 금속 게이트층의 측벽 상부의 폭이 중단부 측벽 폭보다 넓도록 상기 금속 게이트층의 산화된 부분을 제거하는 단계와, 상기 게이트 패턴의 측벽을 따라 제1 절연막을 형성하되, 상기 금속 게이트층의 측벽 상부에 오버행을 발생시키는 단계, 및 상기 오버행을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 게이트 패턴들 사이에 에어갭을 형성하는 단계를 포함한다.
상기 세정 공정은 오존을 이용하여 실시한다. 상기 금속 전극층은 상부 및 하부에 확산 방지막을 포함한다. 상기 세정 공정시 상기 확산 방지막은 산화되지 않아 상기 게이트 패턴 형성 공정시 상기 금속 전극층의 측벽이 오목하게 형성한다.
상기 플로팅 게이트용 도전막을 형성하기 전에 상기 반도체 기판 상에 터널 절연막을 형성하는 단계를 더 포함한다.
상기 제1 절연막은 TEOS 산화막으로 형성한다. 상기 제2 절연막은 HDP 산화막으로 형성한다.
상기 제2 절연막을 형성한 후, 열처리 공정을 실시하여 상기 확산 방지막의 질소를 제거하는 단계를 더 포함한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 게이트 패턴 형성 공정시 금속 전극층의 측벽을 산화시켜 제거함으로써, 후속 절연막 증착 공정시 게이트 측벽 부분에 형성된 보윙부에 의해 게이트 사이 공간이 절연막으로 완전히 매립되는 것을 방지한다. 이로 인하여 에어 갭(Air-Gap)이 형성되도록 하여 셀간 인터퍼런스 효과를 감소시킬 수 있는 반도체 메모리 소자 및 이의 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2는 반도체 메모리 소자의 플로팅 게이트의 높이, 플로팅 게이트 간의 거리에 따른 인터퍼런스와 커플링 비의 관계를 나타내는 그래프이다.
도 3a 내지 도 3g는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 금속 게이트층
107 : 금속 산화막 108 : 제1 절연막
109 : 제2 산화막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 3a 내지 도 3g는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 금속 전극막(105), 하드 마스크막(106a, 106b)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 금속 전극막(105)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
금속 전극막(105)을 형성하기 전과, 형성한 후 추가적으로 확산 방지막(105a, 105b)을 형성하는 것이 바람직하다. 확산 방지막(105a, 105b)은 WN막으로 형성하는 것이 바람직하다.
하드 마스크막(106a, 106b)은 산화막(106a), 및 비정질 카본막(106b)으로 형성하는 것이 바람직하다.
도 3b를 참조하면, 식각 공정을 실시하여 하드 마스크막(106a, 106b)을 패터닝하여 하드 마스크 패턴(106a)을 형성하고, 이를 이용하여 유전체막(103)이 노출되도록 금속 전극층(105) 및 콘트롤 게이트용 도전막(104)을 식각한다. 이때 하드 마스크막의 비정질 카본막은 식각 공정시 제거될 수 있다.
도 3c를 참조하면, 오존(O3)을 이용한 세정 공정을 실시한다. 세정 공정으로 인하여 전 식각 공정시 발생한 불순물(polymer)을 제거하는 동시에 오존(O3)에 의해 금속 전극층(105)의 노출된 측벽이 산화되어 금속 산화막(107)이 발생된다. 이때 확산 방지막(105a, 105b)은 산화되지 않는다.
도 3d를 참조하면, 식각 공정을 실시하여 유전체막(103) 및 플로팅 게이트용 도전막(102)을 식각하여 게이트 패턴을 형성한다. 식각 공정시 금속 전극층(105)의 측벽을 산화시켜 형성한 금속 산화막(107)이 제거된다. 이로 인하여 금속 전극층(105)의 측벽은 오목한 모양이 된다. 즉, 금속 전극층(105)은 I자 형태가 된다. 이는 확산 방지막(105a, 105b)은 산화되지 않아 금속 전극층(105)의 측벽 상부 및 하부 보다 중단부가 더욱 산화되기 때문이다.
도 3e를 참조하면, 터널 절연막(101)을 포함한 전체 구조 상에 제1 절연막(108)을 형성한다. 이때 제1 절연막(108)은 증착 두께를 조절하여 터널 절연막(101) 상부 및 게이트 패턴의 측벽을 따라 형성된다. 이때 증착 공정시 제1 절연막(108)은 상부폭이 중단부폭보다 넓은 금속 전극층(105)에 의해 식각된 패턴의 상부 측벽에 더 두껍게 형성된다. 즉, 금속 전극층(105)의 측벽 상단부 부분에 오버행(over hang) 부분이 발생된다. 제1 절연막(108)은 TEOS 산화막으로 형성하는 것이 바람직하다.
도 3f를 참조하면, 제1 절연막(108)을 포함한 전체 구조 상에 제2 절연막(109)을 형성한다. 제2 절연막(109)은 HDP 산화막으로 형성하는 것이 바람직하다.
이때 제1 절연막(108)이 게이트 패턴의 상단부 부분에 두껍게 형성되는 오버행 부분에 의하여 게이트 패턴들 간의 공간이 제2 절연막(109)으로 완전히 매립되지 않아 빈 공간이 발생한다. 즉, 게이트 패턴들 간에 에어 갭(Air-Gap)이 형성된다. 이로 인하여 게이트 패턴 간의 캐패시턴스가 감소하게 되어 셀간 인터퍼런스 효과가 감소하게 된다.
도 3g를 참조하면, 열공정을 실시하여 제2 절연막(109)의 막질을 향상시킨다. 이때 열공정으로 인하여 확산 방지막의 질소 성분이 제거 되어 금속 전극층(105)과 동일한 물질로 변화한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
Claims (16)
- 반도체 기판 상에 플로팅 게이트, 유전체막, 콘트롤 게이트, 및 금속 전극층이 적층된 게이트 패턴들;상기 게이트 패턴들을 포함한 전체 구조 상에 형성된 절연막; 및상기 게이트 패턴들 사이의 공간에 형성된 에어 갭을 포함하며,상기 금속 전극층의 측벽은 측벽 상부보다 중단부의 넓이가 좁은 반도체 메모리 소자.
- 제 1 항에 있어서,상기 금속 전극층의 상부면 및 하부면에 형성된 확산 방지막을 더 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 게이트 패턴들 측벽에 형성된 제1 절연막을 더 포함하며,상기 제1 절연막은 상기 금속 전극층 측벽 상부에 오버행 부분이 형성된 반도체 메모리 소자.
- 제 1 항에 있어서,상기 금속 전극층은 I자 형태인 반도체 메모리 소자.
- 제 1 항에 있어서,상기 절연막은 TEOS 산화막 및 HDP 산화막으로 이루어진 반도체 메모리 소자.
- 반도체 기판 상에 도전막을 형성하는 단계;식각 공정을 실시하여 상기 도전막을 패터닝하는 단계;패터닝된 상기 도전막의 측벽을 산화시키는 단계;상기 도전막의 측벽 상부의 폭이 중단부 측벽 폭보다 넓도록 상기 도전막의 산화된 부분을 제거하는 단계;상기 도전막의 측벽을 따라 제1 절연막을 형성하되, 상기 도전막의 측벽 상부에 오버행을 발생시키는 단계; 및상기 오버행을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 도전막 패턴들 사이에 에어갭을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 도전막의 측벽을 산화시키는 단계는상기 도전막을 패터닝하는 단계시 발생하는 불순물을 제거하는 세정 공정시 실시되는 반도체 메모리 소자의 제조 방법.
- 반도체 기판 상에 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 금속 게이트층을 적층하여 형성하는 단계;식각 공정을 실시하여 상기 금속 게이트층, 콘트롤 게이트용 도전막을 패터닝하는 단계;패터닝된 상기 금속 게이트층의 측벽을 산화시키는 단계;상기 유전체막, 및 상기 플로팅 게이트용 도전막을 식각하여 게이트 패턴들을 형성하되, 상기 금속 게이트층의 측벽 상부의 폭이 중단부 측벽 폭보다 넓도록 상기 금속 게이트층의 산화된 부분을 제거하는 단계;상기 게이트 패턴의 측벽을 따라 제1 절연막을 형성하되, 상기 금속 게이트층의 측벽 상부에 오버행을 발생시키는 단계; 및상기 오버행을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 게이트 패턴들 사이에 에어갭을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 금속 게이트층의 측벽을 산화시키는 단계는상기 금속 게이트층, 콘트롤 게이트용 도전막을 패터닝하는 단계시 발생하는 부산물을 제거하기 위한 세정 공정시 실시하는 반도체 메모리 소자의 제조 방법.
- 제 7 항 또는 제 9 항에 있어서,상기 세정 공정은 오존을 이용하여 실시하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 금속 전극층은 상부 및 하부에 확산 방지막을 포함하는 반도체 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 세정 공정시 상기 확산 방지막은 산화되지 않아 상기 게이트 패턴 형성 공정시 상기 금속 전극층의 측벽이 오목하게 형성되는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 플로팅 게이트용 도전막을 형성하기 전에 상기 반도체 기판 상에 터널 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 절연막은 TEOS 산화막으로 형성하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제2 절연막은 HDP 산화막으로 형성하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제2 절연막을 형성한 후, 열처리 공정을 실시하여 상기 확산 방지막의 질소를 제거하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080018175A KR20090092927A (ko) | 2008-02-28 | 2008-02-28 | 반도체 메모리 소자 및 이의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20090092927A true KR20090092927A (ko) | 2009-09-02 |
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ID=41301459
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| KR (1) | KR20090092927A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8435877B2 (en) | 2010-09-14 | 2013-05-07 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
| US9202932B2 (en) | 2012-03-27 | 2015-12-01 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US10483134B2 (en) | 2015-06-12 | 2019-11-19 | J.E.T. Co., Ltd. | Substrate treatment device and substrate treatment method |
-
2008
- 2008-02-28 KR KR1020080018175A patent/KR20090092927A/ko not_active Application Discontinuation
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|---|---|---|---|---|
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