KR100762912B1 - 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및그의 제조방법 - Google Patents

비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및그의 제조방법 Download PDF

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Abstract

본 발명은 유효 채널 길이를 증가시킴은 물론 이웃하는 게이트들간의 상호 영향에 기인하는 문턱전압 저하를 방지한 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 실리콘기판; 상기 실리콘기판 내에 형성되며, 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막; 상기 기판 활성영역의 각 게이트 형성 영역 상에 형성되며, 소오스 형성 영역을 향하는 측면 하단부가 벌브 형상을 갖는 비대칭 벌브형 리세스 게이트; 상기 비대칭 벌브형 리세스 게이트 양측의 기판 표면내에 형성된 소오스/드레인 영역; 및 상기 비대칭 벌브형 리세스 게이트들 사이의 소오스/드레인 영역 상에 형성된 랜딩플러그;를 포함하는 것을 특징으로 한다.

Description

비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법{Semiconductor device having asymmetry bulb type recess gate and method of manufacturing the same}
도 1은 종래의 벌브형 리세스 게이트를 갖는 반도체 소자를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘기판 22 : 소자분리막
23 : 하드마스크 24 : 제1홈
25 : 스페이서용 질화막 25a,25b : 제1 및 제2 스페이서
26 : 감광막패턴 27 : 제2홈
28 : 산화막 H2 : 벌브형 홈
30 : 벌브형 리세스 게이트 31 : 게이트절연막
32 : 폴리실리콘막 33 : 텅스텐실리사이드막
34 : 하드마스크막 35 : 게이트 스페이서
36 : 소오스 영역 37 : 드레인 영역
38 : 층간절연막 39 : 랜딩플러그
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 유효 채널 길이를 증가시킴은 물론 게이트들간의 상호 영향에 기인하는 문턱전압 저하를 방지한 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 개발되고 있는 반도체 소자의 디자인 룰이 서브-100㎚ 이하로 감소됨에 따라 채널 길이 감소로 인해 문턱전압이 급격히 낮아지는 이른바 단채널효과(short channel effect)의 문제가 심각한 수준이 되었다. 그 결과, 특정한 소자에서 요구하는 문턱전압 타겟을 구현함에 있어, 공정 및 소자적으로 기존의 평면 트랜지스터 구조는 그 한계에 부딪치고 있다.
이에, 상기한 단채널효과의 문제를 해결하기 위해서 리세스 게이트(recess gate)를 갖는 반도체 소자가 제안되었다. 상기 리세스 게이트를 갖는 반도체 소자는, 게이트가 형성될 실리콘기판 부분에 홈을 형성한 후, 이 홈 상에 게이트를 형성해서, 유효 채널 길이(effective channel length)를 증가시킨 구조이다.
아울러, 70nm급 이하 소자의 제조시, 벌브형(bulb type) 홈을 형성하는 기술도 제안되었다. 벌브형 홈 상에 형성되는 리세스 게이트(이하, "벌브형 리세스 게이트"라 칭함)의 경우, 전형적인 리세스 게이트에 비해 유효 채널 길이를 더욱 증 가시킬 수 있어 기판의 도핑 농도를 더 줄일 수 있고, 그래서, DIBL(Drain-Induced Barrier Lowering) 특성을 한층 더 개선시킬 수 있다는 장점이 있다.
도 1은 종래의 벌브형 리세스 게이트를 갖는 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 실리콘기판(1) 내에는 활성영역을 한정하도록 소자분리막(2)이 형성되어 있고, 상기 활성영역의 게이트 형성 영역에는 벌브형 홈(H1)이 형성되어 있으며, 상기 벌브형 홈(H1) 상에는 게이트, 즉, 벌브형 리세스 게이트(10)가 형성되어 있다.
그리고, 상기 벌브형 리세스 게이트(10)의 양측벽에는 산화막(15a)과 질화막(15b)의 이중막으로 이루어진 게이트 스페이서(15)가 형성되어 있으며, 상기 벌브형 리세스 게이트(10) 양측의 기판 표면내에는 소오스/드레인 영역(16, 17)이 형성되어져 있고, 상기 게이트 스페이서(15)를 포함한 벌브형 리세스 게이트들(10) 사이의 기판 영역, 즉, 소오스/드레인 영역(16, 17) 상에는 랜딩플러그(19)가 형성되어져 있다.
도 1에서, 미설명된 도면부호 11은 게이트 산화막을, 12는 게이트 폴리실리콘막을, 13은 게이트 텅스텐실리사이드막을, 14는 게이트 하드마스크막을, 그리고, 18은 층간절연막을 나타낸다.
이와같은 벌브형 리세스 게이트를 갖는 반도체 소자는 리세스 채널 구조를 가지므로, 기본적으로 평면 채널 구조를 갖는 기존의 반도체 소자에 비해 단채널효과가 개선되며, 또한, 홈 하단부가 구형의 프로파일을 갖는 것으로 인해 수직의 프 로파일을 갖는 전형적인 리세스 게이트를 갖는 반도체 소자에 비해 더 길어진 유효 채널 길이를 가질 수 있으므로 더욱 향상된 소자 특성을 얻을 수 있다.
그러나, 전술한 종래의 벌브형 리세스 게이트를 갖는 반도체 소자는, 상기한 잇점을 가짐에도 불구하고, 게이트의 하단부가 벌브 형상을 갖는 것으로 인해 인접 게이트들의 하단부들간 거리가 가까워져서, 특정 셀에서의 한쪽 게이트가 동작할 때, 그 영향으로 다른 쪽 게이트의 문턱전압이 낮아지는 현상이 초래되어 누설 전류 특성이 열화되는 치명적인 문제점을 갖게 되는 바, 결국, 그 이용에 어려움이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제를 해결하기 위해 안출된 것으로서, 이웃하는 게이트들간의 상호 영향에 기인하는 문턱전압 저하를 방지할 수 있는 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 이웃하는 게이트들간 상호 영향에 기인하는 문턱전압 저하를 방지함으로써 소망하는 누설 전류 특성을 확보할 수 있는 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따라, 실리콘기판; 상기 실리콘기판 내에 형성되며, 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영 역들로 구성된 활성영역을 한정하는 소자분리막; 상기 기판 활성영역의 각 게이트 형성 영역 상에 형성되며, 소오스 형성 영역을 향하는 측면 하단부가 벌브 형상을 갖는 비대칭 벌브형 리세스 게이트; 및 상기 비대칭 벌브형 리세스 게이트 양측의 기판 표면내에 형성된 소오스/드레인 영역;을 포함하는 반도체 소자가 제공된다.
본 발명의 반도체 소자는, 상기 비대칭의 벌브형 리세스 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함한다.
또한, 본 발명의 반도체 소자는, 상기 게이트 스페이서를 포함한 비대칭의 벌브형 리세스 게이트들 사이의 소오스/드레인 영역 상에 형성된 랜딩플러그를 더 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 다른 일면에 따라, 실리콘기판 내에 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판 상에 게이트 형성 영역을 노출시키는 개구부를 갖는 하드마스크를 형성하는 단계; 상기 노출된 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 하드마스크의 개구부를 포함한 제1홈의 소오스 형성 영역에 인접한 측벽 상에 선택적으로 스페이서를 형성하는 단계; 상기 스페이서를 포함한 하드마스크를 식각마스크로 이용해서 노출된 제1홈의 하단부를 식각하여 상기 제1홈의 아래에 제2홈을 형성하는 단계; 상기 스페이서 및 하드마스크를 제거하는 단계; 상기 제1 및 제2 홈을 포함한 기판 표면 상에 상기 제2홈의 소오스 형성 영역을 향하는 측면 하단이 선택적으 로 노출되게 산화막을 형성하는 단계; 상기 노출된 제2홈 부분을 등방성 식각하여 벌브 홈을 형성해서 상기 제1 및 제2 홈을 포함하여 비대칭의 벌브형 홈을 형성하는 단계; 상기 산화막을 제거하는 단계; 상기 벌브형 홈 상에 비대칭의 벌브형 리세스 게이트를 형성하는 단계; 및 상기 비대칭의 벌브형 리세스 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법이 제공된다.
여기서, 상기 하드마스크는 산화막과 폴리실리콘막의 적층막으로 형성한다.
상기 스페이서를 형성하는 단계는, 상기 제1홈을 포함한 하드마스크 상에 스페이서막을 형성하는 단계; 상기 스페이서막을 비등방성 식각하여 하드마스크의 개구부를 포함하여 제1홈의 양측벽에 스페이서를 형성하는 단계; 상기 개구부를 포함한 제1홈의 양측벽에 스페이서가 형성된 기판 결과물 상에 소오스 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서는 가리면서 드레인 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서는 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 드레인 형성 영역에 인접한 제1홈의 측벽에 형성된 스페이서를 제거하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성된다.
상기 제2홈의 소오스 형성 영역을 향하는 측면 하단이 노출되게 산화막을 형성하는 단계는, 상기 스페이서 및 하드마스크가 제거된 기판 결과물에 대해 소오스 형성 영역에 인접한 제2홈의 측면 하단 부분을 제외한 나머지 부분에만 이온주입되는 조건으로 산소 이온을 경사 이온주입하는 단계; 상기 산소가 이온주입된 기판 결과물에 대해 산화 공정을 진행해서 제1 및 제2 홈을 포함한 기판 표면 상에 산소 이온주입이 이루어진 부분의 두께가 산소 이온주입이 이루어지 않은 부분의 두께 보다 두꺼운 산화막을 형성하는 단계; 및 상기 제2홈의 소오스 형성 영역을 향하는 측면 하단에 형성된 산화막 부분이 제거되는 두께로 상기 산화막을 습식 식각하는 단계;로 구성된다.
상기 산소 이온의 경사 이온주입은 1∼50KeV의 에너지 및 1E12∼5E15이온/㎠의 농도를 가지고 1∼10°의 각도로 수행한다.
상기 벌브형 홈을 형성하는 단계는, Cl2, HBr 및 CF4 가스를 이용하여 10∼60초 동안 등방성 식각으로 수행한다.
상기 비대칭의 벌브형 리세스 게이트를 형성하는 단계는, 상기 벌브형 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 벌브형 홈을 매립하도록 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막의 표면을 평탄화시키는 단계; 상기 평탄화된 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하는 단계;로 구성된다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하는 단계 후, 산화막과 질화막의 이중막으로 이루어진 게이트 스페이서를 형성하는 단계를 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 상기 게이트 스페이서를 형성하는 단계 후, 상기 비대칭의 벌브형 리세스 게이트들 사이의 소오스/드레인 영역 상에 랜딩플러그를 형성하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 유효 채널 길이를 증가시키기 위해 벌브형 홈을 형성하되, 벌브 홈을 소오스 영역을 향하는 홈 측면 하단부 쪽에만 선택적으로 형성한다.
이 경우, 벌브형 홈은 비대칭으로 형성되며, 특히, 드레인 쪽에는 벌브 홈을 형성하지 않음으로써, 본 발명은 유효 채널 길이를 효과적으로 증가시킬 수 있으면서도 이웃 게이트들간의 간격을 감소시키지 않아서 게이트들간의 상호 영향으로 인한 문턱전압 변동 및 그에 따른 누설 전류 특성의 열화를 효과적으로 방지할 수 있다.
구체적으로, 도 2는 본 발명에 따른 비대칭 벌브형 리세스 게이트를 갖는 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 실리콘기판(21) 내에는 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막(22)이 형성되어 있다. 상기 활성영역의 게이트 형성 영역에는 벌브형 홈(H2)이 형성되어 있으며, 이러한 벌브형 홈(H2) 상에는 비대칭의 벌브형 리세스 게이트(30)가 형성되어 있다.
여기서, 상기 벌브형 홈(H2)은 그의 하단부 형상이, 좌우 대칭이 되는 종래의 그것과는 달리, 소오스 영역을 향하는 측면에만 선택적으로 벌브 홈이 형성된 것으로 인해 비대칭 형상을 가지며, 따라서, 이러한 비대칭의 벌브형 홈(H2) 상에 형성된 벌브형 리세스 게이트(30) 또한 비대칭 구조를 갖는다.
상기 비대칭의 벌브형 리세스 게이트(30)는 벌브형 홈(H2)의 표면에 형성된 게이트절연막(31)과 상기 게이트절연막(31)을 포함하여 벌브형 홈(H2)을 매립하는 폴리실리콘막(32), 상기 폴리실리콘막(32) 상에 배치되는 텅스텐실리사이드막(33), 그리고, 상기 텅스텐실리사이드막(33) 상에 배치되는 하드마스크막(34)의 적층막으로 이루어진다.
계속해서, 상기 비대칭의 벌브형 리세스 게이트(30) 양측의 기판 표면 내에는 소오스/드레인 영역(36, 37)이 형성되어져 있으며, 상기 비대칭의 벌브형 리세스 게이트(30)의 양측벽에는 산화막(35a)과 질화막(35b)의 이중막으로 이루어진 게이트 스페이서(35)가 형성되어 있고, 상기 게이트 스페이서(35)를 포함한 비대칭의 벌브형 리세스 게이트들(30) 사이의 소오스/드레인 영역(36, 37) 상에는 랜딩플러그(39)가 형성되어져 있다.
도 2에서, 미설명된 도면부호 38은 층간절연막을 나타낸다.
이와 같은 본 발명의 비대칭 벌브형 리세스 게이트를 갖는 반도체 소자는 리세스 채널 구조를 갖는 것으로 인해 유효 채널 길이를 증가시켜서 단채널효과를 개선시킬 수 있으며, 또한, 한 쌍의 벌브형 리세스 게이트에 대해 소오스 영역측의 하단에만 선택적으로 벌브 홈을 형성하여 게이트들간의 하단부 간격 감소를 방지함으로써 게이트들간의 상호 영향으로 인한 문턱전압 변동 및 그에 따른 누설 전류 특성의 열화를 효과적으로 방지할 수 있다.
이하에서는 전술한 본 발명에 따른 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 도 3a 내지 도 3g를 참조하여 설명하도록 한다.
도 3a를 참조하면, 실리콘기판(21) 내에 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성되는 활성영역을 한정하도록 공지의 STI(Shallow Trench Isolation) 공정에 따라 소자분리막(22)을 형성한다. 그런다음, 소자분리막(22)을 포함한 실리콘기판(21) 상에 활성영역의 게이트 형성 영역들을 노출시키는 개구부들을 갖는 하드마스크(23)를 형성한다. 여기서, 상기 하드마스크(23)는, 예컨데, 산화막과 폴리실리콘막의 적층막으로 형성한다.
다음으로, 상기 하드마스크(23)을 식각마스크로 이용해서 노출된 활성영역의 게이트 형성 영역을 식각하여 제1홈(24)을 형성한다. 그런다음, 상기 제1홈(24)을 포함한 하드마스크(23) 상에 스페이서용 질화막(25)을 증착한다.
도 3b를 참조하면, 스페이서용 질화막을 비등방성 식각하고, 이를 통해, 하드마스크(23)를 포함한 제1홈(24)의 양측벽에 각각 제1 및 제2 스페이서(25a, 25b)를 형성한다. 여기서, 상기 제1스페이서(25a)는 소오스 형성 영역에 인접한 제1홈의 측벽 상에 형성된 것이며, 상기 제2스페이서(25b)는 드레인 형성 영역에 인접한 제1홈의 측벽 상에 형성된 것이다.
그 다음, 상기 제1 및 제2 스페이서(25a, 25b)가 형성된 기판 결과물의 전면 상에 감광막을 도포한 후, 이를 노광 및 현상해서 소오스 형성 영역에 인접한 제1홈(24)의 측벽 상에 형성된 제1스페이서들(25a)을 가리면서 드레인 형성 영역에 인 접한 제1홈(24)의 측벽 상에 형성된 제2스페이서들(25b)을 노출시키는 감광막패턴(26)을 형성한다.
도 3c를 참조하면, 감광막패턴에 의해 가려지지 않은 제2스페이서들을 습식 식각으로 제거한다. 그런다음, 식각마스크로 이용한 상기 감광막패턴을 공지의 산소 플라즈마 공정을 통해 제거한다.
도 3d를 참조하면, 잔류된 제1스페이서들을 포함한 하드마스크를 식각마스크로 이용해서 노출된 제1홈(24)의 하단부를 식각하고, 이를 통해, 상기 제1홈(24)의 아래에 제2홈(27)을 형성한다. 그런다음, 잔류된 제1스페이서들을 제거하고, 연이어, 하드마스크를 제거한다.
다음으로, 제1 및 제2 홈(24, 27)을 포함하는 기판 표면내에 소오스 형성 영역에 인접한 제2홈의 측면 하단 부분을 제외한 나머지 부분에만 이온주입되는 조건으로 산소 이온을 경사 이온주입한다. 바람직하게, 상기 산소 이온의 경사 이온주입은 1∼50KeV의 에너지 및 1E12∼5E15이온/㎠의 농도를 가지고 1∼10°의 각도로 수행한다.
도 3e를 참조하면, 산소가 이온주입된 기판 결과물에 대해 산화 공정을 진행하고, 이를 통해, 제1 및 제2 홈(24, 27)을 포함한 기판 표면 상에 산화막(28)을 형성한다. 이때, 상기 산화막(28)은 산소 이온주입이 이루어진 부분에서의 두께가 산소 이온주입이 이루어지 않은 부분에서의 두께 보다 두껍도록 형성된다.
도 3f를 참조하면, 제1 및 제2 홈(24, 27)을 포함한 기판 표면 상에 산화막(28)이 형성된 기판 결과물에 대해 습식 식각을 진행하고, 이를 통해, 산소 이온 주입이 이루어지지 못하여 상대적으로 얇은 두께로 형성된 소오스 형성 영역에 인접하는 제2홈(27)의 측면 하단부의 산화막을 제거한다. 한편, 상기 습식 식각의 결과, 산소 이온주입이 이루어져 산화막(28)이 상대적으로 두껍게 형성된 부분에서의 상기 산화막(28)은 일부 두께가 남는다.
도 3g를 참조하면, 산화막(28)이 제거되어 노출된 제2홈의 일측 하단부, 즉, 소오스 형성 영역에 인접하는 측면 하단부를, 예컨데, Cl2, HBr 및 CF4 가스를 이용하여 10∼60초 동안 등방성 식각하고, 이를 통해, 제1 및 제2 홈(24, 27)을 포함하여 소오스 형성 영역을 향하는 측면 하단부가 벌브 형상을 갖는 비대칭의 벌브형 홈(H2)을 형성한다.
도 3h를 참조하면, 잔류된 산화막을 제거한 후, 비대칭의 벌브형 홈(H2)을 포함한 기판 표면 상에 게이트절연막(31)을 형성한 후, 상기 게이트절연막(31) 상에 상기 비대칭의 벌브형 홈(H2)을 매립하도록 제1게이트도전막으로서 폴리실리콘막(32)을 증착한다. 그런다음, 상기 폴리실리콘막(32)의 표면을 CMP 공정 등을 이용해 평탄화시킨 다음, 평탄화된 폴리실리콘막(32) 상에 제2게이트도전막으로서 금속계막, 예컨데, 텅스텐실리사이드막(33)을 증착하고, 연이어, 상기 텅스텐실리사이드막(33) 상에 질화막으로 이루어진 하드마스크막(34)을 증착한다.
그 다음, 상기 하드마스크막(34) 상에 게이트 마스크(도시안됨)를 형성한 상태에서, 상기 게이트 마스크를 이용해 하드마스크막(34)을 식각하고, 연이어, 텅스텐실리사이드막과 폴리실리콘막 및 게이트절연막을 차례로 식각해서 비대칭의 벌브형 홈 상에 비대칭의 벌브형 리세스 게이트(30)를 형성한다.
한편, 상기 게이트 마스크는 하지막들의 식각이 진행되는 동안 완전히 제거되며, 만약, 제거되지 않고 남는 경우, 후속에서 추가 식각을 통해 잔류된 게이트 마스크를 완전히 제거해준다.
여기서, 특정 셀에 형성되는 한 쌍의 비대칭의 벌브형 리세스 게이트는 각각이 소오스 영역측의 하단에만 선택적으로 벌브 홈이 형성된 구조를 가지므로, 그들간의 하단부 간격은 상단부에 비해 감소되지 않으며, 따라서, 본 발명은 특정 셀에서의 한쪽 게이트가 동작할 때 그 영향으로 다른 쪽 게이트의 문턱전압이 낮아지는 현상은 초래되지 않으므로, 소자의 누설 전류 특성 열화를 효과적으로 방지할 수 있다.
계속해서, 비대칭의 벌브형 리세스 게이트(30)를 포함한 기판 전면 상에 스페이서용 산화막과 질화막을 차레로 증착한 다음, 이들을 비등방성 식각해서 상기 비대칭의 벌브형 리세스 게이트(30)의 양측벽에 산화막(35a)과 질화막(35b)의 이중막으로 이루어진 게이트 스페이서(35)를 형성한다.
그런다음, 게이트 스페이서(35)가 형성된 기판 결과물에 대해 불순물의 고농도 이온주입 공정을 진행해서 상기 비대칭의 벌브형 리세스 게이트(30) 양측의 기판 표면내에 소오스/드레인 영역(36, 37)을 형성한다.
이어서, 소오스/드레인 영역(36, 37)이 형성된 기판 결과물의 전면 상에 층간절연막(38)을 증착한 후, 공지의 LPC(Landing Plug Contact) 공정을 진행해서 게이트 스페이서(35)를 포함하여 비대칭의 벌브형 리세스 게이트들(30) 사이의 소오스/드레인 영역(36, 37) 상에 랜딩플러그(39)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행해서 본 발명에 따른 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 유효 채널 길이를 증가시키기 위해 벌브형 홈을 형성하되 벌브 홈을 소오스 영역을 향하는 홈 측면 하단부 쪽에만 선택적으로 형성하여 비대칭의 벌브형 리세스 게이트를 구현함으로써 유효 채널 길이를 증가시키면서도 이웃 게이트들간의 간격을 감소시키지 않아서 게이트들간의 상호 영향으로 인한 문턱전압 변동 및 그에 따른 누설 전류 특성의 열화를 방지할 수 있으며, 이에 따라, 소자의 누설 전류 특성을 확보할 수 있고, 그래서, 우수한 특성의 고집적 반도체 소자를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (13)

  1. 실리콘기판;
    상기 실리콘기판 내에 형성되며, 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막;
    상기 기판 활성영역의 각 게이트 형성 영역 상에 형성되며, 소오스 형성 영역을 향하는 측면 하단부가 벌브 형상을 갖는 비대칭의 벌브형 리세스 게이트; 및
    상기 비대칭의 벌브형 리세스 게이트 양측의 기판 표면내에 형성된 소오스/드레인 영역;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비대칭의 벌브형 리세스 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 게이트 스페이서를 포함한 비대칭의 벌브형 리세스 게이트들 사이의 소오스/드레인 영역 상에 형성된 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 실리콘기판 내에 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 실리콘기판 상에 게이트 형성 영역을 노출시키는 개구부를 갖는 하드마스크를 형성하는 단계;
    상기 노출된 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계;
    상기 하드마스크의 개구부를 포함한 제1홈의 소오스 형성 영역에 인접한 측벽 상에 선택적으로 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 하드마스크를 식각마스크로 이용해서 노출된 제1홈의 하단부를 식각하여 상기 제1홈의 아래에 제2홈을 형성하는 단계;
    상기 스페이서 및 하드마스크를 제거하는 단계;
    상기 제1 및 제2 홈을 포함한 기판 표면 상에 상기 제2홈의 소오스 형성 영역을 향하는 측면 하단이 선택적으로 노출되게 산화막을 형성하는 단계;
    상기 노출된 제2홈 부분을 등방성 식각하여 벌브 홈을 형성해서 상기 제1 및 제2 홈을 포함하여 비대칭의 벌브형 홈을 형성하는 단계;
    상기 산화막을 제거하는 단계;
    상기 벌브형 홈 상에 비대칭의 벌브형 리세스 게이트를 형성하는 단계; 및
    상기 비대칭의 벌브형 리세스 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 하드마스크는 산화막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제1홈을 포함한 하드마스크 상에 스페이서막을 형성하는 단계;
    상기 스페이서막을 비등방성 식각하여 하드마스크의 개구부를 포함하여 제1홈의 양측벽에 스페이서를 형성하는 단계;
    상기 개구부를 포함한 제1홈의 양측벽에 스페이서가 형성된 기판 결과물 상에 소오스 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서는 가리면서 드레인 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서는 노출시키는 감광막패턴을 형성하는 단계;
    상기 노출된 드레인 형성 영역에 인접한 제1홈의 측벽에 형성된 스페이서를 제거하는 단계; 및
    상기 감광막패턴을 제거하는 단계;
    로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제2홈의 소오스 형성 영역을 향하는 측면 하단이 노출되게 산화막을 형성하는 단계는,
    상기 스페이서 및 하드마스크가 제거된 기판 결과물에 대해 소오스 형성 영역에 인접한 제2홈의 측면 하단 부분을 제외한 나머지 부분에만 이온주입되는 조건으로 산소 이온을 경사 이온주입하는 단계;
    상기 산소가 이온주입된 기판 결과물에 대해 산화 공정을 진행해서 제1 및 제2 홈을 포함한 기판 표면 상에 산소 이온주입이 이루어진 부분의 두께가 산소 이온주입이 이루어지 않은 부분의 두께 보다 두꺼운 산화막을 형성하는 단계; 및
    상기 제2홈의 소오스 형성 영역을 향하는 측면 하단에 형성된 산화막 부분이 제거되는 두께로 상기 산화막을 습식 식각하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 산소 이온의 경사 이온주입은 1∼50KeV의 에너지 및 1E12∼5E15이온/㎠의 농도를 가지고 1∼10°의 각도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 벌브형 홈을 형성하는 단계는, Cl2, HBr 및 CF4 가스를 이용하여 10∼60초 동안 등방성 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 비대칭의 벌브형 리세스 게이트를 형성하는 단계는
    상기 벌브형 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 벌브형 홈을 매립하도록 제1게이트도전막을 형성하는 단계;
    상기 제1게이트도전막의 표면을 평탄화시키는 단계;
    상기 평탄화된 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 및
    상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하는 단계 후, 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 스페이서는 산화막과 질화막의 이중막으로 형성하는 것을 특징 으로 하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 게이트 스페이서를 형성하는 단계 후, 상기 비대칭의 벌브형 리세스 게이트들 사이의 소오스/드레인 영역 상에 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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US11/647,875 US7825463B2 (en) 2006-09-30 2006-12-29 Semiconductor device having asymmetric bulb-type recess gate and method for manufacturing the same
CN200710005892A CN100594615C (zh) 2006-09-30 2007-02-28 具有非对称球型凹进栅极的半导体器件及其制造方法
US12/887,694 US8143127B2 (en) 2006-09-30 2010-09-22 Semiconductor device having asymmetric bulb-type recess gate and method for manufacturing the same

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939779B1 (ko) 2007-12-20 2010-02-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818654B1 (ko) * 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
TWI368324B (en) * 2007-11-06 2012-07-11 Nanya Technology Corp Recessed-gate transistor device and mehtod of making the same
KR100924550B1 (ko) * 2007-11-16 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8188482B2 (en) * 2008-12-22 2012-05-29 Infineon Technologies Austria Ag SiC semiconductor device with self-aligned contacts, integrated circuit and manufacturing method
JP2011066038A (ja) * 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
KR101095802B1 (ko) * 2010-01-07 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605838B1 (en) * 2002-09-30 2003-08-12 International Business Machines Corporation Process flow for thick isolation collar with reduced length
KR100593734B1 (ko) * 2004-03-05 2006-06-28 삼성전자주식회사 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100720232B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR100744691B1 (ko) * 2006-03-21 2007-08-02 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939779B1 (ko) 2007-12-20 2010-02-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

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US20080079068A1 (en) 2008-04-03
US20110008942A1 (en) 2011-01-13
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