KR101096442B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 비대칭 벌브 형 리세스 게이트를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 반도체기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계와, 상기 기판의 드레인 형성 영역 및 이에 인접한 홈 부분을 감싸도록 제1절연막을 형성하는 단계와, 상기 제1절연막을 포함한 기판 전면 상에 상기 홈의 저면 양측 가장자리 부분에서 단절되게 제2절연막을 형성하는 단계와, 상기 제2절연막이 형성된 기판 결과물에 대해 상기 제2절연막이 단절된 제1홈의 저면 가장자리 부분으로부터 등방성 식각을 진행하여 상기 홈의 아래에 기판의 소오스 형성 영역에 치우치게 벌브 홈을 형성해서 상기 홈을 포함하여 비대칭의 벌브 형 홈을 형성하는 단계와, 상기 제2절연막과 제1절연막을 제거하는 단계 및 상기 비대칭의 벌브 형 홈 상에 비대칭의 벌브 형 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체기판 11: 소자분리막
12: 스크린 산화막 13: 하드마스크용 산화막
14: 하드마스크용 폴리실리콘막 H/M: 하드마스크막
15: 반사방지막 PR: 감광막패턴
16: 제1절연막 17: 제2절연막
41: 홈 42: 벌브 홈
50: 게이트절연막 51: 폴리실리콘막
52: 텅스텐실리사이드막 53: 게이트 하드마스크막
H: 비대칭의 벌브 형 홈
60: 비대칭의 벌브 형 리세스 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 벌브 형의 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
최근, 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면 트랜지스터 구조로는 그 한계에 부딪히고 있다.
그 결과, 특정한 소자에서 요구하는 리프레쉬(refresh)의 특성을 향상시키기 위해서 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 게이트(Gate)를 갖는 트랜지스터, 즉, 반도체기판을 식각(recess)해서 벌브 형의 홈을 형성한 후, 상기 벌브 형 홈 상에 게이트가 형성되는 구조(벌브 형 리세스 게이트)의 트랜지스터에 대한 연구가 활발히 진행되고 있다.
상기와 같은 벌브 형 리세스 게이트는, 식각된 기판 부분을 채널로 사용함으로서, 채널 길이를 확보할 수 있기 때문에 전형적인 평면 게이트에 비해 유효채널길이(effective channel length) 를 증가시킬 수 있어 기판의 도핑 농도를 더 줄일 수 있는 장점을 가지고 있다.
그러나, 종래의 벌브 형 리세스 게이트를 갖는 반도체 소자는, 상기한 잇점을 가짐에도 불구하고, 게이트가 벌브 형상을 갖는 것으로 인해 인접 게이트들의 하단부들간 거리가 가까워지는 문제가 발생되고 있다.
이와 같은 문제점은, 특정 셀에서의 한쪽 게이트가 동작할 때, 그 영향으로 인접 게이트의 문턱전압이 낮아지는 현상을 초래하여 누설 전류 특성을 열화시키는 원인이 되어, 결과적으로 소자 특성의 열화를 가져오게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 서로 인접한 게이트간의 거리를 넓힐 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 기판의 드레인 형성 영역 및 이에 인접한 홈 부분을 감싸도록 제1절연막을 형성하는 단계; 상기 제1절연막을 포함한 기판 전면 상에 상기 홈의 저면 양측 가장자리 부분에서 단절되게 제2절연막을 형성하는 단계; 상기 제2절연막이 형성된 기판 결과물에 대해 상기 제2절연막이 단절된 제1홈의 저면 가장자리 부분으로부터 등방성 식각을 진행하여 상기 홈의 아래에 기판의 소오스 형성 영역에 치우치게 벌브 홈을 형성해서 상기 홈을 포함하여 비대칭의 벌브 형 홈을 형성하는 단계; 상기 제2절연막과 제1절연막을 제거하는 단계; 및 상기 비대칭의 벌브 형 홈 상에 비대칭의 벌브 형 리세스 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 홈은 1000∼1500Å 깊이로 형성하는 것을 특징으로 한다.
상기 제1절연막은 50∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 제2절연막은 150∼200Å 두께로 형성하는 것을 특징으로 한다.
상기 홈의 저면 양측 가장자리 부분에서 단절되게 제2절연막을 형성하는 단계 후, 상기 비대칭의 벌브 형 홈을 형성하는 단계 전, 상기 홈의 저면이 모두 노출되게 단절된 제2절연막 부분을 제거하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 벌브 홈은 500∼1000Å 깊이로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 유효 채널 길이를 증가시키기 위해 벌브 형 홈을 형성하되, 1차 식각으로 홈을 형성한 후, 2차 식각으로 소오스 영역에 치우치는 벌브 홈을 형성하여 상기 홈과 벌브 홈을 포함한 비대칭의 벌브 형의 홈을 형성하는 것을 특징으로 한다.
이렇게 하면, 상기 비대칭의 벌브 형 홈이 소오스 영역으로 치우치는 형상을 갖음에 따라, 유효 채널 길이를 효과적으로 증가시킬 수 있으면서도 인접 게이트들간의 간격을 감소시키지 않아서 게이트들간의 상호 작용으로 인한 문턱전압 변동 및 그에 따른 누설 전류 특성의 열화를 효과적으로 방지할 수 있다.
이하에서는, 비대칭의 벌브 형 리세스 게이트를 갖는 반도체 소자의 제조방법을 도 1 내지 도 7을 참조하여 자세하게 설명하도록 한다.
도 1을 참조하면, 반도체기판(10) 내에 공지의 STI(Shllow Trench Isolation) 공정에 따라 활성영역을 한정하는 소자분리막(11)을 형성한 후, 상기 소자분리막(11)을 포함한 기판 전면 상에 스크린 산화막(12)을 형성한다.
그런다음, 상기 스크린 산화막(12)에 대해 문턱전압(Vt) 조절용 이온주입을 수행한다.
도 2를 참조하면, 상기 스크린 산화막이 제거된 상태에서 산화막(13)과 폴리실리콘막(14)의 적층막으로 이루어진 하드마스크막(H/M)과 반사방지막(15)을 차례로 형성한 후, 상기 반사방지막(15) 상에 활성영역의 게이트 형성 영역을 노출시키는 감광막패턴(PR)을 형성한다.
도 3을 참조하면, 상기 감광막패턴(PR)을 식각마스크로 이용해서 상기 반사방지막(15) 및 하드마스크막(H/M)을 차례로 식각한다.
그런다음, 상기 감광막패턴이 제거된 상태에서 상기 하드마스크막(H/M)을 이용해서 상기 기판의 노출된 게이트 형성 영역을 식각하여 1000∼1500Å 깊이를 갖는 홈(41), 바람직하게는, 수직진 측면 프로파일(profile)을 갖는 홈을 형성한 후, 상기 반사방지막과 하드마스크막, 바람직하게는, 상기 폴리실리콘막(14)을 제거한다.
도 4를 참조하면, 상기 홈(41)을 포함한 기판 전면 상에 50∼100Å 두께로 제1절연막(16)을 증착하되, 바람직하게는, 상기 홈(41) 표면 상에 50∼100Å 두께가 증착되도록 수행한다.
이때, 상기 홈(41) 이외의 기판 상, 즉, 상기 산화막(13) 상에는 상기 홈 표면 상에 형성된 제1절연막의 두께보다 더 두껍게 증착될 수 있다.
다음으로, 상기 제1절연막(16) 상에 기판의 드레인 형성 영역 및 이에 인접 한 홈 부분을 가리는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각마스크로 이용해서 상기 노출된 제1절연막 부분(16)을 식각한다.
도 5를 참조하면, 상기 마스크패턴이 제거된 상태에서 상기 제1절연막(16)을 포함한 기판 전면 상에 상기 홈(41)의 저면 양측 가장자리 부분에서 단절되게 150∼200Å 두께로 제2절연막(17)을 증착한다.
이때, 상기 제2절연막(17)은 스텝 커버리지(step coverage) 특성이 좋지 않은 절연막으로 증착하도록 하여 상기 홈의 저면 양측 가장자리 부분이 단절되면서 증착될 수 있도록 한다.
도 6을 참조하면, 상기 홈(41)의 저면이 모두 노출되게 단절된 제2절연막 부분을 제거한다. 이때, 상기 제2절연막 아래의 제1절연막 부분도 같이 제거될 수 있다.
그런다음, 상기 제2절연막(17)이 형성된 기판 결과물에 대해 상기 제2절연막이 단절된 홈의 저면 가장자리 부분으로부터 등방성 식각을 진행하여 상기 홈(41)의 아래에 기판의 소오스 형성 영역에 치우치게 500∼1000Å 깊이를 갖는 벌브 홈(42)을 형성해서 상기 홈(41)을 포함하여 비대칭의 벌브 형 홈(H)을 형성한다.
다음으로, 상기 등방성 식각시 사용된 제2절연막과 제1절연막을 차례로 제거한다.
여기서, 본 발명은 상기 기판의 드레인 형성 영역 및 이에 인접한 홈 부분에 선택적으로 형성된 제1절연막(16)과 스텝 커버리지 특성이 좋지 않은 제2절연막(17)으로 인해 상기 등방성 식각시, 상기 기판의 소오스 형성 영역측의 하단부에 만 선택적으로 벌브 홈(42)을 형성할 수 있어, 결과적으로, 비대칭의 벌브 형 홈(H)을 형성할 수 있게 된다.
도 7을 참조하면, 잔류된 하드마스크막의 산화막을 제거한 후, 상기 비대칭의 벌브 형 홈(H)을 포함한 기판 표면 상에 게이트절연막(20)을 형성하고 나서, 상기 게이트절연막(20) 상에 상기 비대칭의 벌브 형 홈(H)을 매립하도록 제1게이트도전막으로서 폴리실리콘막(21)을 증착한다.
그런다음, 상기 폴리실리콘막(21)의 표면을 CMP 공정 등을 이용해 평탕화시킨 다음, 평탄화된 폴리실리콘막(21) 상에 제2게이트도전막으로서 금속계막, 예컨데, 텅스텐실리사이드막(22)을 증착하고, 연이어, 상기 텅스텐실리사이드막(22) 상에 질화막으로 이루어진 게이트 하드마스크막(23)을 증착한다.
다음으로, 상기 하드마스크막(23)과 텅스텐실리사이드막(22) 및 폴리실리콘막(21), 그리고, 게이트절연막(20)을 식각하여 비대칭의 벌브 형 홈 상에 비대칭의 벌브 형 리세스 게이트(30)를 형성한다.
전술한 바와 같이, 본 발명은 특정 셀에 형성되는 한 쌍의 비대칭의 벌브 형 리세스 게이트는 각각 소오스 영역측의 하단부에만 선택적으로 벌브 홈이 형성된 구조를 가지므로, 그들간의 하단부 간격은 상단부에 비해 감소되지 않으며, 따라서, 본 발명은 특정 셀에서의 한쪽 게이트가 동작할 때 그 영향으로 인접 게이트의 문턱전압이 낮아지는 현상을 초래되지 않으므로, 소자의 누설 전류 특성 열화를 효과적으로 방지할 수 있어 소자의 특성 향상을 기대할 수 있다.
이후, 도시하지는 않았으나, 상기 비대칭의 벌브 형 리세스 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성한 후, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 유효 채널 길이를 증가시키기 위해 벌브 형 홈 형성을 위한 식각 공정시, 1차 식각으로 수직진 측면 프로파일을 갖는 홈을 형성하고 나서, 2차 식각으로 상기 홈 측면 하단부가 소오스 영역을 향하는 벌브 홈을 형성함으로써, 비대칭의 벌브 형 리세스 게이트를 구현할 수 있게 되어, 유효 채널 길이를 증가시키면서 인접 게이트들간의 간격은 넓어지게 되어 게이트들간의 상호 작용으로 인한 문턱전압 변동 및 그에 따른 누설 전류 특성을 열화를 방지할 수 있다.
따라서, 본 발명은 소자의 누설 전류 특성을 확보할 수 있으므로, 결과적으로 소자의 특성 향상을 기대할 수 있게 된다.

Claims (6)

  1. 반도체기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계;
    상기 기판의 드레인 형성 영역 및 이에 인접한 홈 부분을 감싸도록 제1절연막을 형성하는 단계;
    상기 제1절연막을 포함한 기판 전면 상에 상기 홈의 저면 양측 가장자리 부분에서 단절되게 제2절연막을 형성하는 단계;
    상기 제2절연막이 형성된 기판 결과물에 대해 상기 제2절연막이 단절된 제1홈의 저면 가장자리 부분으로부터 등방성 식각을 진행하여 상기 홈의 아래에 기판의 소오스 형성 영역에 치우치게 벌브 홈을 형성해서 상기 홈을 포함하여 비대칭의 벌브 형 홈을 형성하는 단계;
    상기 제2절연막과 제1절연막을 제거하는 단계; 및
    상기 비대칭의 벌브 형 홈 상에 비대칭의 벌브 형 리세스 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 홈은 1000∼1500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1절연막은 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2절연막은 150∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 홈의 저면 양측 가장자리 부분에서 단절되게 제2절연막을 형성하는 단계 후, 상기 비대칭의 벌브 형 홈을 형성하는 단계 전,
    상기 홈의 저면이 모두 노출되게 단절된 제2절연막 부분을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 벌브 홈은 500∼1000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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