KR100650772B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, STAR(Step-gated asymmetry recess) 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 활성영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계와, 기판 활성영역의 길이방향에 따른 양측부 일부 두께를 식각하여 활성영역을 단차지도록 만드는 단계와, 단차진 활성영역을 갖는 기판 상에 소오스/드레인 예정 영역을 노출시키는 개구부를 갖는 마스크패턴을 형성하는 단계와, 마스크패턴을 식각장벽으로 이용해서 개구부에 인접한 채널 예정 영역 부분이 함께 식각되도록 노출된 소오스/드레인 예정 영역을 등방성 식각하는 단계와, 마스크패턴을 제거하는 단계와, 식각된 채널 예정 영역 부분을 포함하여 활성영역의 단차부 각각에 게이트를 형성하는 단계와, 게이트 양측 소오스/드레인 예정 영역 내에 소오스/드레인 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 210 : 소자분리막
220 : 게이트절연막 230 : 게이트도전막
240 : 하드마스크막 250 : 게이트
260 : 스페이서 270a : 소오스영역
270b : 드레인영역 M : 제2마스크패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STAR 셀 구조의 반도체 소자를 제조함에 있어서 소오스/드레인 영역의 면적 및 채널의 유효 길이를 증가시킬 수 있는 방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체 기판의 도핑 농도 증가에 따른 전계(electric field) 증가로 접합 누설전류가 증가하여 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 디램(DRAM)의 리프레쉬 특성을 향상시키는데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 연구가 진행되고 있다.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 활성영역의 일부를 식각하여 상기 활성영역이 단차지도록 만들고, 이렇게 단차진 활성영역의 단차부에 계단형 게이트를 형성하여 모스펫 소자에서의 유효 채널 길이를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈로도 원하는 정도의 문턱전압을 얻을 수 있으며, 그러므로, 모스펫 소자에 걸리는 전계를 낮출 수 있어서 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 증가시킬 수 있다.
특히, 이와 같은 STAR 셀은 비교적 간단한 공정으로 구현할 수 있기 때문에 그 적용이 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매우 유효한 방법으로 대두되고 있다.
이하에서는 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 STAR 셀 구조를 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a 내지 도 1c는 종래 기술에 따른 STAR 셀 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a을 참조하면, 활성영역을 한정하는 소자분리막(110)이 구비된 반도체 기판(100)을 마련한 후, 상기 기판(100) 내에 채널 이온주입(미도시)을 수행한다. 그런 다음, 상기 기판(100) 활성영역의 길이방향에 따른 양측부 일부 두께를 식각하여 중앙부가 돌출된 단차진 활성영역을 형성한다. 여기서, 상기 채널 이온주입은 통상 B 또는 BF2와 같은 p형 불순물로 수행한다.
도 1b를 참조하면, 상기 단차진 활성영역의 단차부에 비대칭 단차(asymmetry step) 구조의 게이트(140)를 형성한다. 여기서, 상기 게이트(140)는 게이트절연막(120), 게이트도전막(130) 및 하드마스크막(140)의 적층 구조로 형성하는데, 일반적으로, 상기 게이트절연막(120)은 열산화 공정에 의한 산화막으로 형성하고, 상기 게이트도전막(130)은 폴리실리콘막(Poly-Si)과 텅스텐실리사이드막(WSix)의 적층막 또는 폴리실리콘막과 텅스텐막(W)의 적층막으로 형성하며, 상기 하드마스크막(140)은 질화막으로 형성한다.
도 1c를 참조하면, 상기 게이트(150) 양측벽에 질화막과 같은 절연 물질로 스페이서(160)를 형성하고 나서, 상기 스페이서(160)를 포함한 게이트(150) 양측의 기판(100) 내에 소오스/드레인 이온주입을 수행하여 소오스영역(170a) 및 드레인영역(170b)을 형성한다. 여기서, 상기 소오스/드레인 이온주입은 통상 As 또는 P와 같은 n형 불순물로 수행하는데, 상기 소오스영역(170a)은 이후 캐패시터의 스토리지노드와 연결되고, 드레인영역(170b)은 비트라인과 연결된다.
한편, 도시하지는 않았지만, 상기 게이트(150)를 형성하는 단계 후, 그리고, 상기 스페이서(160)를 형성하는 단계 전, 상기 기판의 드레인 예정 영역 내에 선택적으로 p형 불순물을 이온주입하는 단계를 추가적으로 수행함이 바람직하다. 이와 같은 p형 불순물의 추가적인 이온주입을 할로우(HARO) 이온주입이라 하는데, 상기 할로우 이온주입을 수행하면 드레인영역(170a)과 채널영역(게이트 하부 기판 영역) 사이의 전계가 완화되어 리프레쉬 특성이 개선된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 STAR 셀 구조를 갖는 반도체 소자를 제조한다.
이와 같이, 활성영역을 단차지도록 만들고 단차진 활성영역의 단차부 각각에 게이트(150)를 형성하면, 앞서 설명한 바와 같이, 채널의 유효 길이가 증가되므로, 단채널효과를 억제하고 리프레쉬 특성을 개선할 수 있다.
그러나, 전술한 종래의 STAR 셀 형성 공정에서는 단차부에 해당하는 활성영역의 길이를 증가시키는 것이 제한적이기 때문에 채널의 유효 길이를 늘려주는데 한계가 있다. 보다 구체적으로 설명하면, 종래 기술에서 채널의 길이를 증가시키기 위해서는 활성영역 양측부의 식각 두께를 증가시켜 단차부의 길이를 늘려주어야 하는데, 활성영역 양측부의 식각 두께를 너무 크게 하면 단차진 활성영역 내부의 불순물 농도 프로파일(profile)이 불균일해져 문턱전압 특성이 열화될 뿐 아니라, 단차부에서 게이트도전막(130)이 큰 굴곡을 갖고 증착되는 것과 관련하여 후속 랜딩플러그(landing plug) 형성시 콘택 미개방(not open) 불량이 발생할 수 있다. 이 에, 종래 STAR 셀 형성 기술에서는 일반적으로 활성영역 양측부의 식각 두께를 400Å 정도로 제한하고 있다.
또한, 전술한 종래 기술에서는 활성영역의 단차부에 게이트를 형성하므로 채널의 유효 길이는 증가되지만, 소오스영역(170a)과 드레인영역(170b)의 면적은 증가되지 않는다. 그러므로, 소자의 고집적화로 소오스/드레인영역의 면적이 감소됨에 따라 소오스/드레인영역 내에 도핑되는 이온의 농도가 크게 증가한다. 따라서, 종래의 기술만으로는 채널영역과 소오스/드레인영역의 접합 지점에서 전계를 감소시키는데 한계가 있다.
이와 같이, 종래의 STAR 셀 형성 기술에서는 채널의 유효 길이를 늘려주는데 한계가 있고, 소오스/드레인영역의 면적을 증가시킬 수 없기 때문에, 종래 기술만으로는 접합 누설전류 증가에 의한 리프레쉬 특성 열화 문제를 개선하는데 한계가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STAR 셀 구조의 반도체 소자를 제조함에 있어서 활성영역 단차부의 높이를 증가시키지 아니하고 채널의 유효 길이를 증가시키고 아울러서 소오스/드레인영역의 면적을 증가시킬 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 STAR 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 활성영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 기판 활성영역의 길이방향에 따 른 양측부 일부 두께를 식각하여 활성영역을 단차지도록 만드는 단계; 단차진 활성영역을 갖는 기판 상에 소오스/드레인 예정 영역을 노출시키는 개구부를 갖는 마스크패턴을 형성하는 단계; 마스크패턴을 식각장벽으로 이용해서 개구부에 인접한 채널 예정 영역 부분이 함께 식각되도록 노출된 소오스/드레인 예정 영역을 등방성 식각하는 단계; 마스크패턴을 제거하는 단계; 식각된 채널 예정 영역 부분을 포함하여 활성영역의 단차부 각각에 게이트를 형성하는 단계; 및 게이트 양측 소오스/드레인 예정 영역 내에 소오스/드레인 이온주입을 수행하는 단계;를 포함한다.
여기서, 상기 등방성 식각은 소오스/드레인 예정 영역이 50∼300Å 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 활성영역을 한정하는 소자분리막(210)이 구비된 반도체 기판(200)을 마련한 후, 상기 기판(200) 내에 p형 불순물로 채널 이온주입(미도시)을 수행한다. 그런 다음, 상기 기판(200) 활성영역의 길이방향에 따른 중앙부를 가리는 제1마스크패턴(미도시)을 형성하고, 상기 제1마스크패턴을 식각장벽으로 이용해서 활성영역 양측부 일부 두께를 식각하여 활성영역을 단차지도록 한다. 그리고 나서, 상기 제1마스크패턴을 제거한다.
도 2b를 참조하면, 상기 단차진 활성영역을 갖는 기판(200) 상에 소오스/드레인 예정 영역을 노출시키는 개구부를 갖는 제2마스크패턴(M)을 형성한다. 그런 다음, 상기 제2마스크패턴(M)을 식각장벽으로 이용해서 개구부에 인접한 채널 예정 영역 부분이 함께 식각되도록 노출된 소오스/드레인 예정 영역을 등방성 식각한다.
여기서, 상기 등방성 식각은 소오스/드레인 예정 영역이 50∼300Å 식각되도록 수행하는데, 이를 통해, 소오스/드레인 예정 영역의 표면적이 증가되고, 채널 예정 영역의 길이 또한 증가된다.
도 2c를 참조하면, 제2마스크패턴을 제거한 상태에서, 상기 단차진 활성영역을 갖는 기판(200) 결과물 상에 열산화 공정에 의한 산화막 재질의 게이트절연막(220)을 형성하고, 상기 게이트절연막(220) 상에 폴리실리콘막(Poly-Si)과 텅스텐실리사이드막(WSix)의 적층막으로 이루어진 게이트도전막(230)을 형성한 후, 이어서, 상기 게이트도전막(230) 상에 질화막 재질의 하드마스크막(240)을 형성한다. 여기서, 상기 게이트도전막(230)은 폴리실리콘막(Poly-Si)과 텅스텐실리사이드막(WSix)의 적층막 대신에 폴리실리콘막과 텅스텐막(W)의 적층막으로 형성할 수도 있고, 경우에 따라서는 다른 도전물질을 사용하여 형성할 수도 있다.
그런 다음, 상기 하드마스크막(240) 상에 반사방지막(미도시)을 형성하고, 계속해서, 상기 반사방지막 상에 게이트 형성 영역을 정의하는 제3마스크패턴(미도시)을 형성한다.
다음으로, 상기 제3마스크패턴을 식각장벽으로 이용해서 반사방지막, 하드마스크막(240)을 식각하고, 잔류된 제3마스크패턴 및 반사방지막을 제거한 후, 상기 식각된 하드마스크막(240)을 식각장벽으로 이용해서 게이트도전막(230), 게이트절연막(220)을 차례로 식각한다.
이로써, 상기 등방성 식각된 채널 예정 영역 부분을 포함하는 활성영역의 단차부 각각에 게이트절연막(220), 게이트도전막(230) 및 하드마스크막(240)의 적층막으로 이루어진 게이트(250)가 형성된다.
도 2d를 참조하면, 상기 게이트(250) 양측벽에 스페이서(260)를 형성하고, 상기 스페이서(260)를 포함한 게이트(250) 양측 표면적이 확장된 소오스/드레인 예정 영역 내에 n형 불순물로 소오스/드레인 이온주입을 수행하여 소오스영역(270a) 및 드레인영역(270b)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 소오스/드레인 예정 영역을 노출시키는 마스크패턴을 기판 상에 형성하고, 상기 마스크패턴을 식각장벽으로 이용해서 채널 예정 영역의 일부가 함께 식각되도록 노출된 소오스/드레인 예정 영역을 등방성 식각하여, 소오스/드레인영역의 면적 및 채널의 길이를 증가시킬 수 있다. 그러므로, 본 발명은 소오스/드레인영역 및 채널영역의 이온주입 농도를 종래 보다 감소시켜, 접합 지점에서의 전계 및 접합 누설전류를 줄일 수 있어서, 소자의 리프레쉬 특성을 개선할 수 있다.
또한, 본 발명은 채널의 길이 및 소오스/드레인영역의 면적을 증가시켜 접합 지점에서의 누설전류 발생량을 줄여줄 수 있기 때문에, 종래의 할로우(HARO) 이온 주입을 수행하지 않아도 소망하는 리프레쉬 특성을 확보할 수 있으므로, 공정이 단순화되는 잇점이 있다.
아울러, 본 발명은 등방성 식각을 통해 소오스/드레인영역의 면적을 증가시킴으로써, 상기 소오스/드레인영역에서의 콘택 면적을 증가시킬 수 있다. 그러므로, 본 발명은 소오스/드레인영역의 콘택 저항을 감소시켜 소자의 동작 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 STAR 셀 구조의 반도체 소자를 제조함에 있어서, STAR 셀을 위한 활성영역의 식각 후, 채널 예정 영역의 일부 및 소오스/드레인 예정 영역을 등방성 식각함으로써, 소오스/드레인영역의 유효 면적 및 채널의 유효 길이를 증가시킬 수 있다. 그러므로, 본 발명은 소오스/드레인영역 및 채널영역의 이온주입 농도를 종래 보다 감소시켜, 접합 지점에서의 전계 및 접합 누설전류를 줄일 수 있어서, 소자의 리프레쉬 특성을 개선할 수 있다.
또한, 본 발명은 채널의 유효 길이 및 소오스/드레인영역의 유효 면적을 증가시켜 접합 지점에서의 누설전류 발생량을 줄여줄 수 있기 때문에, 종래의 할로우(HARO) 이온주입을 수행하지 않아도 소망하는 리프레쉬 특성을 확보할 수 있으므 로, 공정이 단순화되는 잇점이 있다.
아울러, 본 발명은 등방성 식각을 통해 소오스/드레인영역의 면적을 증가시킴으로써, 소오스/드레인영역에서의 콘택 면적을 증가시킬 수 있어서, 콘택 저항을 감소시키고 소자의 동작 특성을 개선할 수 있다.
Claims (2)
- 활성영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 기판 활성영역의 길이방향에 따른 양측부 일부 두께를 식각하여 활성영역을 단차지도록 만드는 단계;상기 단차진 활성영역을 갖는 기판 상에 소오스/드레인 예정 영역을 노출시키는 개구부를 갖는 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각장벽으로 이용해서 개구부에 인접한 채널 예정 영역 부분이 함께 식각되도록 노출된 소오스/드레인 예정 영역을 등방성 식각하는 단계;상기 마스크패턴을 제거하는 단계;상기 식각된 채널 예정 영역 부분을 포함하여 활성영역의 단차부 각각에 게이트를 형성하는 단계; 및상기 게이트 양측 소오스/드레인 예정 영역 내에 소오스/드레인 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 등방성 식각은 소오스/드레인 예정 영역이 50∼300Å 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Family
ID=37713925
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132159A KR100650772B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100650772B1 (ko) |
-
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