JP4642077B2 - フローティングゲートメモリセルを製造するための方法 - Google Patents
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Description
この発明は概して半導体の製造の分野における発明である。より詳細には、この発明はフローティングゲートメモリ装置の製造の分野における発明である。
NOR型フラッシュメモリ装置などの高性能フラッシュメモリ装置では、装置の寸法が小型化されるにつれて高密度および高い動作速度が必要とされる。メモリコアセルの大きさを縮小するため、回路密度を向上させるため、およびフラッシュメモリ装置の性能を高めるために、ワード線の間に位置するフラッシュメモリセルのソース領域を接続する低抵抗Vss線が用いられる。
この発明は、DIBLおよびVss抵抗が低減されたメモリセルに向けられる。この発明は、DIBLが低減されかつVss抵抗が十分に低い、NOR型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルの、当該技術分野における必要性に対処し、その必要性を解決する。
この発明は、DIBLおよびVss抵抗が低減されたメモリセルに向けられる。以下の説明はこの発明の実現例に関する具体的な情報を含んでいる。この発明が本願に具体的に記載される態様とは異なる態様で実現され得ることを当業者は認識する。さらに、この発明の具体的な詳細のうちのいくつかは、この発明を曖昧にしないように記載されない。
ドープした領域220がドレイン領域224に形成される。構造270は、NOR型フラッシュメモリ装置などのフラッシュメモリ装置を含み得る。背景として、NOR型フラッシュメモリ装置はNORアーキテクチャに構成されたフラッシュメモリ装置であり、ソース領域は典型的には、ワード線に対して平行に走るVss線によって接続される。フローティングゲートメモリセル202は、NOR型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルであり得る。低エネルギ注入物をドープした領域218および220は、スタックゲート構造208の下の基板204に位置するチャネル226への接続をもたらす。
めに高エネルギ/高ドーズ量の注入物を用いることによって形成されることが可能である。図2Bを参照すると、フローチャート100のステップ172の結果が構造272によって示されている。
フローチャート100のステップ176において、マスク238(図2Cに図示)が除去され、マスク260がスタックゲート構造208のドレイン側部分242の上およびドレイン領域224の上に形成され、Vss接続領域262が窪み246の底部250の下の基板204に形成される。マスク238は当該技術分野において公知の態様で除去されることができる。図2Dに示されるように、マスク260は、スタックゲート構造208のドレイン側部分242の上およびドレイン領域224の上に位置し、SASマスクである可能性がある。マスク260の構成および組成は実質的にはマスク238の構成および組成と類似している。
300に示される処理ステップはウェハ上で実行されることが注目され、このウェハは、ステップ370に先立って、スタックゲート構造に隣接して位置するソースおよびドレイン領域を含む基板上に位置するフローティングゲートメモリセルのスタックゲート構造を含む。スタックゲートはさらに、基板上に位置するトンネル酸化物層と、トンネル酸化物層上に位置するフローティングゲートと、フローティングゲート上に位置するONOスタックと、ONOスタック上に位置するコントロールゲートとを含む。図4A、図4Bおよび図4Cにおける構造470、472および474は、上述の基板上に位置するスタックゲート構造を含む構造上で、フローチャート300のステップ370、372および374をそれぞれに実行した結果を示す。
ート300のステップ372において、マスク438が除去され、少量ドープされた領域484および486がソース領域422およびドレイン領域424にそれぞれに形成され、ソース488は窪み464の傾斜のついた側壁466に隣接して形成される。マスク438は当該技術分野において公知の適切なエッチングプロセスを利用することによって除去されることが可能である。図4Bに示されるように、少量ドープされた領域484は窪み464の底部468の下に位置し、少量ドープされた領域486はドレイン領域424に位置する。1つの実施例では、フローチャート300のステップ372において、少量ドープされた領域484がソース領域422に形成され、このプロセスにおける後続のステップにおいてVss接続領域が形成された後、少量ドープされた領域486がドレイン領域424に形成される。図4Bにも示されるように、ソース488は、窪み464の傾斜のついた側壁466に隣接して位置し、少量ドープされた領域を含む。少量ドープされた領域484および486ならびにソース488は、所望の量の適切なN型ドーパントをソース領域422およびドレイン領域424に適切に注入するために低エネルギ/低ドーズ量の注入物を利用することによって形成されることが可能である。図4Bを参照すると、フローチャート300のステップ372の結果が構造472によって示されている。
、ソース488がチャネル領域426の中に横方向に散在および拡散するのを有利に低減する。ソース488がチャネル領域426の中に横方向に散在および拡散するのを低減することによって、図3におけるこの発明の実施例はフローティングゲートメモリセル402におけるDIBLの低減を有利に達成する。さらに、図3におけるこの発明の実施例では、基板404の上面406の下およびソース488の下にVss接続領域496の位置を定めるために窪み464を利用することによって、およびソース488を保護するためにスペーサ490を利用することによって、Vss接続領域496の抵抗、すなわちVss抵抗は、DIBLの望ましくない増加を引起すことなくVss接続領域496を多量にドープすることによって減少されることが可能である。
Claims (4)
- 基板(204)上にフローティングゲートメモリセル(202)を製造するための方法であって、
前記基板(204)のソース領域(222)に低エネルギ注入物をドープした領域(218)を形成するステップ(170)と、その後に、
前記ソース領域(222)上にスタックゲート構造(208)のソース側壁(234)に隣接したスペーサ(230)を形成するステップ(172)とを含み、前記スタックゲート構造(208)は前記基板(204)におけるチャネル領域(226)の上に位置し、前記方法はさらに、その次に、
第1のマスクとして前記スペーサ(230)を用いて高エネルギ注入物ドーピングを実行することによって、前記スペーサ(230)に隣接した、高エネルギ注入物をドープした領域(240)を前記基板(204)の前記ソース領域(222)に形成するステップ(172)と、その後に、
前記ソース領域(222)および前記ソース側壁(234)から前記スペーサ(230)を除去するステップと、その次に、
第2のマスクとして前記ゲートスタック構造(208)を用いて前記基板(204)をエッチングすることによって、前記基板(204)の前記ソース領域(222)に窪み(246)を形成するステップ(174)とを含み、前記窪み(246)は側壁(248)と底部(250)と深さ(252)とを有し、前記窪み(246)の前記側壁(248)は前記フローティングゲートメモリセル(202)のソース(254)に隣接して位置し、
前記スペーサ(230)は、前記高エネルギ注入物をドープした領域(240)を形成する前述のステップにおいて、前記ソース(254)が前記チャネル領域(226)の中に横方向に散在および拡散するのを低減させる、方法。 - 前記窪み(246)の前記底部(250)の下および前記ソース(254)の下にVss接続領域(262)を形成するステップ(176)をさらに含み、前記Vss接続領域(262)は前記ソース(254)に接続される、請求項1に記載の方法。
- 前記窪み(246)によって、前記Vss接続領域(262)の抵抗が前記フローティングゲートメモリセル(202)におけるドレイン誘導障壁低下を増大させることなく減少され得る、請求項2に記載の方法。
- 前記ソース(254)の横方向の散在および拡散の前記低減は、前記フローティングゲートメモリセル(202)におけるドレイン誘導障壁低下の低減をもたらす、請求項1に記載の方法。
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