CN110021604B - 一种存储器及其制备方法 - Google Patents
一种存储器及其制备方法 Download PDFInfo
- Publication number
- CN110021604B CN110021604B CN201910304936.6A CN201910304936A CN110021604B CN 110021604 B CN110021604 B CN 110021604B CN 201910304936 A CN201910304936 A CN 201910304936A CN 110021604 B CN110021604 B CN 110021604B
- Authority
- CN
- China
- Prior art keywords
- layer
- shallow trench
- isolation
- region
- trench isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 62
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 164
- 238000007667 floating Methods 0.000 claims abstract description 103
- 239000000758 substrate Substances 0.000 claims abstract description 59
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 230000005641 tunneling Effects 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
- 238000003475 lamination Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。
Description
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种存储器及其制备方法。
背景技术
传统的Flash存储器利用自对准技术制作浮栅(Floating Gate，FG)，虽然工艺简单成本较低，但浮栅与控制栅(Control Grid，CG)的有效接触面积偏低，导致CG-FG耦合电容偏低，进而导致控制栅需要更高的操作电压来对浮栅进行擦写操作，从而造成存储器件的功耗偏高，另外传统浮栅和控制栅在垂直方向上叠层厚度较厚，导致后续中间绝缘介质层填充困难，造成良品率较低和可靠性较差的问题。
发明内容
本发明提供一种存储器及其制备方法，以降低存储器的功耗以及提高存储器的良品率和可靠性。
第一方面，本发明实施例提供了一种存储器，包括：
衬底基板，所述衬底基板包括多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
填充所述浅槽隔离区的隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面；
位于所述有源区内的凹槽结构，所述凹槽结构部分贯穿所述有源区对应的所述衬底基板；
位于所述凹槽结构内壁表面并沿所述凹槽结构内壁延伸至所述隔离层部分上表面的浮栅，相邻的所述有源区对应的所述浮栅之间断开连接；
位于所述浮栅上表面和所述隔离层上表面的介质层；
位于所述介质层上的控制栅。
可选的，沿垂直所述衬底基板的方向，所述凹槽结构的开口深度为D1，其中，50nm≤D1≤100nm。
可选的，沿所述有源区指向所述浅槽隔离区的方向，所述凹槽结构的开口宽度为D2，其中，30nm≤D2≤80nm。
可选的，沿垂直所述衬底基板的方向，所述浮栅的厚度为D3，其中，5nm≤D3≤20nm。
可选的，沿所述有源区指向所述浅槽隔离区的方向，相邻两个所述有源区所对应的浮栅之间的距离为L1，其中，L1≥10nm。
可选的，所述凹槽结构与所述浮栅之间设置有掺杂层和遂穿氧化层。
可选的，所述隔离层的材料包括氧化硅材料；
所述介质层包括氧化硅、氮化硅和氧化硅层的层叠结构。
第二方面，本发明实施例还提供了一种存储器的制备方法，用于制备第一方面所述的任一存储器，该方法包括：
提供衬底基板并在所述衬底基板上形成多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面；
在所述有源区内制备凹槽结构，所述凹槽结构部分贯穿所述有源区对应的所述衬底基板；
在所述凹槽结构内壁表面以及与所述凹槽结构内壁相邻的所述隔离层部分上表面上制备浮栅，相邻的所述有源区对应的所述浮栅之间断开连接；
在所述浮栅上表面和所述隔离层上表面制备介质层；
在所述介质层上制备控制栅。
可选的，在所述衬底基板上形成多个有源区和多个浅槽隔离区，包括：
在所述衬底基板上依次制作第一垫层和第二垫层；
刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区；
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，包括：
刻蚀所述有源区靠近所述浅槽隔离区一侧边缘部分的所述第一垫层和所述第二垫层，以暴露出所述有源区靠近所述浅槽隔离区一侧的边缘；
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，所述隔离层上表面与所述第二垫层上表面平齐；
在所述有源区内制备凹槽结构，包括：
去除所述有源区的所述第一垫层和所述第二垫层，利用所述隔离层作为掩膜，刻蚀所述有源区对应的所述衬底基板，形成凹槽结构。
可选的，在所述凹槽结构内壁表面以及与所述凹槽结构内壁相邻的所述隔离层部分上表面上制备浮栅，相邻的所述有源区对应的所述浮栅之间断开连接，包括：
利用等离子注入技术在所述凹槽结构的内壁表面制备掺杂层；
在所述掺杂层上制备隧穿氧化层；
在所述隧穿氧化层内壁表面以及所述隔离层上表面上制备整层浮栅；
去除所述浅槽隔离区部分对应的部分所述浮栅。
本发明实施例通过在有源区内设置凹槽结构，在凹槽结构内壁表面设置浮栅，并使得浮栅沿凹槽结构内壁延伸至隔离层部分上表面，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。此外，本发明实施例通过将浮栅设置在凹槽结构内壁表面，在纵向方向上降低了浮栅和控制栅的叠层厚度，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率和可靠性。
附图说明
图1为现有的一种存储器的结构示意图；
图2为本发明实施例提供的一种存储器的结构示意图；
图3为本发明实施例提供的一种存储器的制备方法的流程示意图；
图4为本发明实施例提供的另一种存储器的制备方法的流程示意图；
图5-图13为本发明实施例提供的存储器的制备方法各个步骤的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为现有的一种存储器的结构示意图。参见图1，该存储器包括：衬底基板11，衬底基板11包括多个有源区110和多个浅槽隔离区111，有源区110和浅槽隔离区111间隔设置。存储器还包括填充浅槽隔离区111的隔离层12、有源区110上的浮栅13、位于浮栅13上表面和隔离层12上表面的介质层14以及位于介质层14上的控制栅15。
正如背景技术所述，该存储器的浮栅13与控制栅15的有效接触面积偏低，导致CG-FG耦合电容偏低，进而导致控制栅15需要更高的操作电压来对浮栅13进行擦写操作，从而造成存储器件的功耗偏高，另外传统浮栅13和控制栅15在垂直方向上叠层厚度较厚，导致后续中间绝缘介质层填充困难，造成良品率较低和可靠性较差的问题。
基于此，本发明实施例提供一种存储器，包括衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。采用上述技术方案，在凹槽结构内壁表面设置浮栅，并使得浮栅沿凹槽结构内壁延伸至隔离层部分上表面，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。此外，本发明实施例通过将浮栅设置在凹槽结构内壁表面，在纵向方向上降低了浮栅和控制栅的叠层厚度，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率和可靠性。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图2为本发明实施例提供的一种存储器的结构示意图，本发明实施例提供的存储器包括：衬底基板11，衬底基板11包括多个有源区110和多个浅槽隔离区111，有源区110和浅槽隔离区111间隔设置。存储器还包括填充浅槽隔离区111的隔离层12，隔离层12延伸至有源区110中靠近浅槽隔离区111一侧的部分上表面。存储器还包括位于有源区110内的凹槽结构1101，凹槽结构1101部分贯穿所述有源区110对应的衬底基板11。存储器还包括位于凹槽结构1101内壁表面并沿凹槽结构1101内壁延伸至隔离层12部分上表面的浮栅13，相邻的有源区110对应的浮栅13之间断开连接。存储器还包括位于浮栅13上表面和隔离层12上表面的介质层14以及位于介质层14上的控制栅15。
本发明实施例提供的存储器通过在有源区110内设置凹槽结构1101，在凹槽结构1101内壁表面设置浮栅13，并使得浮栅13沿凹槽结构1101内壁延伸至隔离层12部分上表面，从而使得浮栅13与控制栅15的有效接触面积增大，进而减小控制栅15所需的操作电压，降低存储器的功耗。此外，本发明实施例提供的存储器通过将浮栅13设置在凹槽结构1101内壁表面，在垂直方向上降低了浮栅13和控制栅15的叠层厚度，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率。
继续参考图2所示，可选的，沿垂直衬底基板11的方向，凹槽结构1101的开口深度为D1，其中，50nm≤D1≤100nm，开口越深，浮栅13与控制栅15的有效接触面积越大，但开口过深会影响衬底基板11的坚固程度。因此本发明实施例合理设置凹槽结构1101的开口深度，既可以增加浮栅13与控制栅15的有效接触面积，同时还可以兼顾衬底基板11的坚固程度。
继续参考图2所示，可选的，沿有源区110指向浅槽隔离区111的方向，凹槽结构1101的开口宽度为D2，其中，30nm≤D2≤80nm，开口越宽，浮栅13与控制栅15的有效接触面积越大，但开口过宽会使得凹槽结构1101的侧壁过薄，容易破裂。因此本发明实施例合理设置凹槽结构1101的开口宽度，既可以增加浮栅13与控制栅15的有效接触面积，同时还可以兼顾凹槽结构1101的稳定性，避免破裂。
继续参考图2所示，可选的，沿垂直所述衬底基板的方向，浮栅13的厚度为D3，其中，5nm≤D3≤20nm，浮栅13的厚度越小，浮栅13和控制栅15在垂直方向上叠层厚度越小，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率，但浮栅13的厚度过小，则会容易破裂。因此本发明实施例合理设置浮栅13的厚度，既可以减小浮栅13和控制栅15在垂直方向上叠层厚度，同时还可以兼顾浮栅13的稳定性，避免破裂。
继续参考图2所示，可选的，沿有源区110指向浅槽隔离区111的方向，相邻两个有源区110所对应的浮栅13之间的距离为L1，其中，L1≥10nm，L1越小，浮栅13与控制栅15的有效接触面积越大，但L1过小，容易使相邻两个有源区110所对应的浮栅13导通。因此本发明实施例合理设置相邻两个有源区110所对应的浮栅13之间的距离L1的大小，既可以增加浮栅13与控制栅15的有效接触面积，同时还可以保证存储器正常工作。
继续参考图2所示，凹槽结构1101与浮栅13之间设置有掺杂层16和遂穿氧化层17，掺杂层16和遂穿氧化层17可调整存储器中存储单元的阈值电压，从而避免因存储单元尺寸过小导致的短沟道效应，提高存储器性能。
可选的，隔离层12的材料包括氧化硅材料，氧化硅一方面起到保护浮栅13的作用，另一方面避免存储单元产生漏电流。
可选的，介质层14包括氧化硅、氮化硅和氧化硅层的层叠结构，用于隔离浮栅13和控制栅15，其中，氮化硅层可以捕获电荷从而抑制漏电流，氧化硅、氮化硅和氧化硅层的层叠结构具备较高的临界电场和较低的缺陷密度。
可选的，浮栅13和控制栅15的材料为多晶硅。
基于同样的发明构思，本发明实施例还提供了一种存储器的制备方法，用于制备上述实施例提供的任一存储器，与上述实施例相同或相应的结构以及术语的解释在此不再赘述，图3为本发明实施例提供的一种存储器的制备方法的流程示意图，如图3所示，该方法包括如下步骤：
步骤210、提供衬底基板并在所述衬底基板上形成多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置。
步骤220、在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面。
步骤230、在所述有源区内制备凹槽结构，所述凹槽结构部分贯穿所述有源区对应的所述衬底基板。
步骤240、在所述凹槽结构内壁表面以及与所述凹槽结构内壁相邻的所述隔离层部分上表面上制备浮栅，相邻的所述有源区对应的所述浮栅之间断开连接。
步骤250、在所述浮栅上表面和所述隔离层上表面制备介质层。
步骤260、在所述介质层上制备控制栅。
本发明实施例提供的存储器的制备方法通过在有源区内制备凹槽结构，在凹槽结构内壁表面以及与凹槽结构内壁相邻的隔离层部分上表面上制备浮栅，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。此外，该方法通过将浮栅制备在凹槽结构内壁表面，在垂直方向上降低了浮栅和控制栅的叠层厚度，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率。
图4为本发明实施例提供的另一种存储器的制备方法的流程示意图，本发明实施例是在上一实施例提供的技术方案的基础上，分别对步骤210、步骤220、步骤230和步骤240的进一步细化，与上述实施例相同或相应的术语的解释在此不再赘述。
可选的，在所述衬底基板上形成多个有源区和多个浅槽隔离区，包括：
在所述衬底基板上依次制作第一垫层和第二垫层。
刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区。
可选的，在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，包括：
刻蚀所述有源区靠近所述浅槽隔离区一侧边缘部分的所述第一垫层和所述第二垫层，以暴露出所述有源区靠近所述浅槽隔离区一侧的边缘。
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，所述隔离层上表面与所述第二垫层上表面平齐。
可选的，在所述有源区内制备凹槽结构，包括：
去除所述有源区的所述第一垫层和所述第二垫层，利用所述隔离层作为掩膜，刻蚀所述有源区对应的所述衬底基板，形成凹槽结构。
可选的，在所述凹槽结构内壁表面以及与所述凹槽结构内壁相邻的所述隔离层部分上表面上制备浮栅，相邻的所述有源区对应的所述浮栅之间断开连接，包括：
利用等离子注入技术在所述凹槽结构的内壁表面制备掺杂层。
在所述掺杂层上制备隧穿氧化层。
在所述隧穿氧化层内壁表面以及所述隔离层上表面上制备整层浮栅。
去除所述浅槽隔离区部分对应的部分所述浮栅。
基于上述细化，如图4所示，本实施例提供的存储器的制备方法，可以包括如下步骤：
步骤301、在所述衬底基板上依次制作第一垫层和第二垫层。
步骤302、刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区。
步骤303、刻蚀所述有源区靠近所述浅槽隔离区一侧边缘部分的所述第一垫层和所述第二垫层，以暴露出所述有源区靠近所述浅槽隔离区一侧的边缘。
步骤304、在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，所述隔离层上表面与所述第二垫层上表面平齐。
步骤305、去除所述有源区的所述第一垫层和所述第二垫层，利用所述隔离层作为掩膜，刻蚀所述有源区对应的所述衬底基板，形成凹槽结构，所述凹槽结构部分贯穿所述有源区对应的所述衬底基板。
步骤306、利用等离子注入技术在所述凹槽结构的内壁表面制备掺杂层。
步骤307、在所述掺杂层上制备隧穿氧化层。
步骤308、在所述隧穿氧化层内壁表面以及所述隔离层上表面上制备整层浮栅。
步骤309、去除所述浅槽隔离区部分对应的部分所述浮栅。
步骤310、在所述浮栅上表面和所述隔离层上表面制备介质层。
步骤311、在所述介质层上制备控制栅。
图5-图13为本发明实施例提供的存储器的制备方法各个步骤的示意图，参考图5-图13所示，在衬底基板11上依次制作第一垫层21和第二垫层22，可选的，衬底基板11为硅材料，第一垫层21为氧化硅层，氧化硅层的厚度为D4，第二垫层22为氮化硅层，氮化硅层的厚度为D5，其中，5nm≤D4≤15nm，50nm≤D5≤200nm。
刻蚀部分衬底基板11、第一垫层21以及第二垫层22，形成多个浅槽隔离区111，未刻蚀部分衬底基板11、第一垫层21以及第二垫层22形成多个有源区110，其中，可以采用光刻技术对部分衬底基板11、第一垫层21以及第二垫层22进行刻蚀。
刻蚀有源区110靠近浅槽隔离区111一侧边缘部分的第一垫层21和第二垫层22，以暴露出有源区110靠近浅槽隔离区111一侧的边缘，其中，可以采用湿法刻蚀有源区110靠近浅槽隔离区111一侧边缘部分的第一垫层21和第二垫层22。可选的，在暴露出有源区110靠近浅槽隔离区111一侧的边缘之后，在有源区110的边缘制作转角，以使有源区110的边缘圆滑，防止有源区110的边缘过于锋利从而损坏器件。
在浅槽隔离区111填充隔离层12，隔离层12延伸至有源区110中靠近浅槽隔离区111一侧的部分上表面，隔离层12上表面与第二垫层22上表面平齐，其中，可采用化学机械研磨技术(CMP)使得隔离层12上表面与第二垫层22上表面平齐。
去除有源区110的第一垫层21和所述第二垫层22，利用隔离层12作为掩膜，刻蚀有源区110对应的衬底基板11，形成凹槽结构1101，凹槽结构1101部分贯穿有源区110对应的11衬底基板，其中，可以采用湿法刻蚀技术去除有源区110的第一垫层21和所述第二垫层22。可选的，刻蚀有源区110对应的衬底基板11，刻蚀深度为D1，其中，50nm≤D1≤100nm。
利用等离子注入技术在凹槽结构1101的内壁表面制备掺杂层16，在掺杂层16上制备隧穿氧化层17，其中，可以采用等离子注入技术向凹槽结构1101的内壁表面注入存储单元阈值电压注入物(cell VT implant)，以形成掺杂层16，并采用炉管生长的方法，在掺杂层16上制备隧穿氧化层17。
在隧穿氧化层17内壁表面以及隔离层12上表面上制备整层浮栅13，其中，可以采用炉管生长的方法在隧穿氧化层17内壁表面以及隔离层12上表面上制备整层浮栅13。可选的，浮栅13的厚度为D3，其中，5nm≤D3≤20nm。
去除浅槽隔离区111部分对应的部分浮栅13，其中，可以采用光刻工艺去除浅槽隔离区111部分对应的部分浮栅13。可选的，相邻两个有源区110所对应的浮栅13之间的距离为L1，其中，L1≥10nm。
在浮栅13上表面和隔离层12上表面制备介质层14，其中，可以采用炉管生长的方法在浮栅13上表面和隔离层12上表面制备介质层14。可选的，介质层14包括氧化硅、氮化硅和氧化硅层的层叠结构，其中，氧化硅层和氮化硅层的厚度分别为1nm-10nm。
在介质层14上制备控制栅15，其中，可以采用炉管生长的方法在介质层14上制备控制栅15。可选的，控制栅15的厚度为D6，其中，100nm≤D6≤200nm。
可选的，浮栅13和控制栅15的材料为多晶硅。
本发明实施例提供的存储器的制备方法通过在有源区110内制备凹槽结构1101，在凹槽结构1101内壁表面以及与凹槽结构1101内壁相邻的隔离层12部分上表面上制备浮栅13，从而使得浮栅13与控制栅15的有效接触面积增大，进而减小控制栅15所需的操作电压，降低存储器的功耗。此外，该方法通过将浮栅13制备在凹槽结构1101内壁表面，在垂直方向上降低了浮栅13和控制栅15的叠层厚度，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种存储器，其特征在于，包括：
衬底基板，所述衬底基板包括多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
填充所述浅槽隔离区的隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面；
位于所述有源区内的凹槽结构，所述凹槽结构部分贯穿所述有源区对应的所述衬底基板；
位于所述凹槽结构内壁表面并沿所述凹槽结构内壁延伸至所述隔离层部分上表面的浮栅，相邻的所述有源区对应的所述浮栅之间断开连接；
位于所述浮栅上表面和所述隔离层上表面的介质层；
位于所述介质层上的控制栅。
2.根据权利要求1所述的存储器，其特征在于，沿垂直所述衬底基板的方向，所述凹槽结构的开口深度为D1，其中，50nm≤D1≤100nm。
3.根据权利要求1所述的存储器，其特征在于，沿所述有源区指向所述浅槽隔离区的方向，所述凹槽结构的开口宽度为D2，其中，30nm≤D2≤80nm。
4.根据权利要求1所述的存储器，其特征在于，沿垂直所述衬底基板的方向，所述浮栅的厚度为D3，其中，5nm≤D3≤20nm。
5.根据权利要求1所述的存储器，其特征在于，沿所述有源区指向所述浅槽隔离区的方向，相邻两个所述有源区所对应的浮栅之间的距离为L1，其中，L1≥10nm。
6.根据权利要求1所述的存储器，其特征在于，所述凹槽结构与所述浮栅之间设置有掺杂层和遂穿氧化层。
7.根据权利要求1所述的存储器，其特征在于，所述隔离层的材料包括氧化硅材料；
所述介质层包括氧化硅、氮化硅和氧化硅层的层叠结构。
8.一种存储器的制备方法，用于制备权利要求1-7任一项所述的存储器，其特征在于，包括：
提供衬底基板并在所述衬底基板上形成多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面；
在所述有源区内制备凹槽结构，所述凹槽结构部分贯穿所述有源区对应的所述衬底基板；
在所述凹槽结构内壁表面以及与所述凹槽结构内壁相邻的所述隔离层部分上表面上制备浮栅，相邻的所述有源区对应的所述浮栅之间断开连接；
在所述浮栅上表面和所述隔离层上表面制备介质层；
在所述介质层上制备控制栅。
9.根据权利要求8所述的制备方法，其特征在于，在所述衬底基板上形成多个有源区和多个浅槽隔离区，包括：
在所述衬底基板上依次制作第一垫层和第二垫层；
刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区；
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，包括：
刻蚀所述有源区靠近所述浅槽隔离区一侧边缘部分的所述第一垫层和所述第二垫层，以暴露出所述有源区靠近所述浅槽隔离区一侧的边缘；
在所述浅槽隔离区填充隔离层，所述隔离层延伸至所述有源区中靠近所述浅槽隔离区一侧的部分上表面，所述隔离层上表面与所述第二垫层上表面平齐；
在所述有源区内制备凹槽结构，包括：
去除所述有源区的所述第一垫层和所述第二垫层，利用所述隔离层作为掩膜，刻蚀所述有源区对应的所述衬底基板，形成凹槽结构。
10.根据权利要求8所述的制备方法，其特征在于，在所述凹槽结构内壁表面以及与所述凹槽结构内壁相邻的所述隔离层部分上表面上制备浮栅，相邻的所述有源区对应的所述浮栅之间断开连接，包括：
利用等离子注入技术在所述凹槽结构的内壁表面制备掺杂层；
在所述掺杂层上制备隧穿氧化层；
在所述隧穿氧化层内壁表面以及所述隔离层上表面上制备整层浮栅；
去除所述浅槽隔离区部分对应的部分所述浮栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910304936.6A CN110021604B (zh) | 2019-04-16 | 2019-04-16 | 一种存储器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910304936.6A CN110021604B (zh) | 2019-04-16 | 2019-04-16 | 一种存储器及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110021604A CN110021604A (zh) | 2019-07-16 |
| CN110021604B true CN110021604B (zh) | 2023-12-01 |
Family
ID=67191472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910304936.6A Active CN110021604B (zh) | 2019-04-16 | 2019-04-16 | 一种存储器及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110021604B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742171A (zh) * | 2016-03-03 | 2016-07-06 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
| CN209496871U (zh) * | 2019-04-16 | 2019-10-15 | 上海格易电子有限公司 | 一种存储器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7416939B2 (en) * | 2002-06-20 | 2008-08-26 | Nxp B.V. | Conductive spacers extended floating gates |
| CN104900593B (zh) * | 2014-03-04 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其形成方法 |
-
2019
- 2019-04-16 CN CN201910304936.6A patent/CN110021604B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742171A (zh) * | 2016-03-03 | 2016-07-06 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
| CN209496871U (zh) * | 2019-04-16 | 2019-10-15 | 上海格易电子有限公司 | 一种存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110021604A (zh) | 2019-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101095817B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR101731202B1 (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 갖는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| KR100539247B1 (ko) | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 | |
| KR101923791B1 (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 가지는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| KR100621553B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US8378395B2 (en) | Methods of fabricating field effect transistors having protruded active regions | |
| JP4250616B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| CN108962896B (zh) | 存储器 | |
| JP5452441B2 (ja) | フローティングゲートメモリセルを製造するための方法およびフローティングゲートメモリセル | |
| JP2011066052A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100937818B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR20010003086A (ko) | 플로팅 게이트 형성 방법 | |
| CN110021604B (zh) | 一种存储器及其制备方法 | |
| KR20080061476A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| CN111048513B (zh) | 浮栅型闪存的制作方法 | |
| CN109935592B (zh) | 一种存储器及其制备方法 | |
| CN114334986A (zh) | 半导体结构及其形成方法 | |
| JP5030047B2 (ja) | 半導体素子の製造方法 | |
| KR100654359B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| US8963220B2 (en) | Shallow trench isolation for a memory | |
| US20120267718A1 (en) | Soi device having an increasing charge storage capacity of transistor bodies and method for manufacturing the same | |
| CN216871979U (zh) | 三栅极mos晶体管以及电子电路 | |
| US20230232623A1 (en) | Method of manufacturing non-volatile memory device | |
| CN109216465B (zh) | 浮栅型闪存及其制作方法 | |
| CN117119793A (zh) | 一种存储器件的制造方法及存储器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 502 / 15, building 1, 498 GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Applicant after: SHANGHAI GEYI ELECTRONIC Co.,Ltd. Applicant after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 502 / 15, building 1, 498 GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Applicant before: SHANGHAI GEYI ELECTRONIC Co.,Ltd. Applicant before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |