CN109935592B - 一种存储器及其制备方法 - Google Patents
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Abstract
本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。本发明实施例提供的存储器具有功耗低的优势。
Description
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种存储器及其制备方法。
背景技术
传统的Flash存储器利用自对准技术制作浮栅(Floating Gate，FG)，虽然工艺简单且成本较低，但浮栅与控制栅(Control Grid，CG)的有效接触面积偏低，导致CG-FG耦合电容偏低，进而导致控制栅需要更高的操作电压来对浮栅进行擦写操作，从而造成存储器件的功耗偏高。
发明内容
本发明提供一种存储器及其制备方法，以增加浮栅与控制栅的接触面积，进而降低存储器的功耗。
第一方面，本发明实施例提供了一种存储器，包括：
衬底基板，所述衬底基板包括多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
位于所述浅槽隔离区对应的所述衬底基板一侧的隔离层，所述隔离层内形成有凹槽结构；
位于所述有源区对应的衬底基板一侧的第一浮栅；
位于所述第一浮栅和所述凹槽结构内壁表面上的第二浮栅，所述第二浮栅在所述凹槽结构的底面位置断开连接；
位于所述第二浮栅上的介质层，所述介质层覆盖暴露在所述第二浮栅外的所述隔离层；
位于所述介质层上的控制栅。
可选的，沿垂直所述衬底基板的方向，所述有源区对应的所述衬底基板的上表面所在平面位于所述凹槽结构的底面所在平面之上。
可选的，沿垂直所述衬底基板的方向，所述第一浮栅的厚度为D1，其中，100nm≤D1≤200nm。
可选的，沿垂直所述衬底基板的方向，所述第二浮栅的厚度为D2，其中，5nm≤D2≤20nm。
可选的，沿所述有源区指向所述浅槽隔离区的方向，所述凹槽结构的开口宽度为D3，其中，30nm≤D3≤80nm；
沿垂直所述衬底基板的方向，所述凹槽结构的开口深度为D4，其中，50nm≤D4≤100nm。
可选的，沿所述有源区指向所述浅槽隔离区的方向，相邻两个所述第二浮栅之间的距离为L1，其中，L1≥10nm。
第二方面，本发明实施例还提供了一种存储器的制备方法，用于制备第一方面所述的任一存储器，该方法包括：
提供衬底基板并在所述衬底基板上形成多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
在所述浅槽隔离区填充隔离层；
在所述有源区对应的所述衬底基板一侧制备第一浮栅；
在所述隔离层内制备凹槽结构；
在所述第一浮栅和所述凹槽结构内壁表面上制备第二浮栅，所述第二浮栅在所述凹槽结构的底面位置断开连接；
在所述第二浮栅上制备介质层，所述介质层覆盖暴露在所述第二浮栅外的所述隔离层；
在所述介质层上制备控制栅。
可选的，在所述衬底基板上形成多个有源区和多个浅槽隔离区，包括：
在衬底基板上依次制作第一垫层和第二垫层；
刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区；
在所述浅槽隔离区填充隔离层，包括：
在所述浅槽隔离区填充隔离层；
采用化学机械研磨技术对所述隔离层进行研磨，所述隔离层与所述第二垫层表面齐平。
可选的，在所述有源区对应的所述衬底基板一侧制备第一浮栅，包括：
去除所述第一垫层和所述第二垫层，暴露出所述有源区对应的所述衬底基板；
利用等离子注入技术在所述有源区对应的所述衬底基板的上表面制备掺杂层；
在所述掺杂层上制备隧穿氧化层；
在所述隧穿氧化层上制备第一浮栅。
可选的，在所述隔离层内制备凹槽结构，包括：
采用干法刻蚀工艺对所述隔离层进行刻蚀，制备凹槽结构。
本发明实施例通过在隔离层内设置凹槽结构，并在位于有源区对应的衬底基板一侧的第一浮栅和凹槽结构内壁表面上设置第二浮栅，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。
附图说明
图1为现有的一种存储器的结构示意图；
图2为本发明实施例提供的一种存储器的结构示意图；
图3为本发明实施例提供的一种存储器的制备方法的流程示意图；
图4为本发明实施例提供的另一种存储器的制备方法的流程示意图；
图5-图13为本发明实施例提供的存储器的制备方法各个步骤的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为现有的一种存储器的结构示意图。参见图1，该存储器包括：衬底基板11，衬底基板11包括多个有源区110和多个浅槽隔离区111，有源区110和浅槽隔离区111间隔设置。存储器还包括填充浅槽隔离区111的隔离层12、有源区110上的浮栅13、位于浮栅13上表面和隔离层12上表面的介质层14以及位于介质层14上的控制栅15。
正如背景技术所述，该存储器的浮栅13与控制栅15的有效接触面积偏低，导致CG-FG耦合电容偏低，进而导致控制栅15需要更高的操作电压来对浮栅13进行擦写操作，从而造成存储器件的功耗偏高。
基于此，本发明实施例提供一种存储器，包括衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。采用上述技术方案，在隔离层内设置凹槽结构，并在位于有源区对应的衬底基板一侧的第一浮栅和凹槽结构内壁表面上设置第二浮栅，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图2为本发明实施例提供的一种存储器的结构示意图，如图2所示，本发明实施例提供的存储器包括：衬底基板11，衬底基板11包括多个有源区110和多个浅槽隔离区111，有源区110和浅槽隔离区111间隔设置；位于浅槽隔离区111对应的衬底基板11一侧的隔离层12，隔离层12内形成有凹槽结构121；位于有源区110对应的衬底基板11一侧的第一浮栅131；位于第一浮栅131和凹槽结构121内壁表面上的第二浮栅132，第二浮栅132在凹槽结构121的底面位置断开连接；位于第二浮栅132上的介质层14，介质层覆盖暴露在第二浮栅132外的隔离层12；位于介质层14上的控制栅15。
本发明实施例通过在隔离层12内设置凹槽结构121，并在位于有源区110对应的衬底基板11一侧的第一浮栅131和凹槽结构121内壁表面上设置第二浮栅132，从而使得浮栅与控制栅15的有效接触面积增大，进而减小控制栅15所需的操作电压，降低存储器的功耗。
继续参考图2所示，可选的，沿垂直衬底基板11的方向，有源区110对应的衬底基板11的上表面所在平面位于凹槽结构121的底面所在平面之上，使得凹槽结构121的深度较大，从而增大第二浮栅132与控制栅15的有效接触面积。
继续参考图2所示，可选的，沿垂直衬底基板11的方向，第一浮栅131的厚度为D1，其中，100nm≤D1≤200nm，第一浮栅131的厚度越小，第一浮栅131和控制栅15在垂直方向上叠层厚度越小，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率，但第一浮栅131的厚度过小，则会容易破裂。因此本发明实施例合理设置第一浮栅131的厚度，既可以减小第一浮栅131和控制栅15在垂直方向上叠层厚度，同时还可以兼顾第一浮栅131的稳定性，避免破裂。
继续参考图2所示，可选的，沿垂直衬底基板11的方向，第二浮栅132的厚度为D2，其中，5nm≤D2≤20nm，第二浮栅132的厚度越小，第二浮栅132和控制栅15在垂直方向上叠层厚度越小，使得后续填充绝缘介质层更加容易，从而提高了存储器的良品率，但第二浮栅132的厚度过小，则会容易破裂。因此本发明实施例合理设置第二浮栅132的厚度，既可以减小第二浮栅132和控制栅15在垂直方向上叠层厚度，同时还可以兼顾第二浮栅132的稳定性，避免破裂。
继续参考图2所示，可选的，沿有源区110指向浅槽隔离区111的方向，凹槽结构121的开口宽度为D3，其中，30nm≤D3≤80nm；沿垂直衬底基板的方向，凹槽结构121的开口深度为D4，其中，50nm≤D4≤100nm，开口越宽，第二浮栅132与控制栅15的有效接触面积越大，但开口过宽会使得凹槽结构121的侧壁过薄，容易破裂；开口越深，第二浮栅132与控制栅15的有效接触面积越大，但开口过深会使得凹槽结构121的底部过薄，容易破裂。因此本发明实施例合理设置凹槽结构121的开口宽度和开口深度，既可以增加第二浮栅132与控制栅15的有效接触面积，同时还可以兼顾凹槽结构121的稳定性，避免破裂。
继续参考图2所示，可选的，沿有源区110指向浅槽隔离区111的方向，相邻两个第二浮栅132之间的距离为L1，其中，L1≥10nm，L1越小，第二浮栅132与控制栅15的有效接触面积越大，但L1过小，容易使相邻两个有源区110所对应的第二浮栅132导通。因此本发明实施例合理设置相邻两个有源区110所对应的第二浮栅132之间的距离L1的大小，既可以增加第二浮栅132与控制栅15的有效接触面积，同时还可以保证存储器正常工作。
继续参考图2所示，可选的，有源区110的衬底基板11与第一浮栅131之间设置有掺杂层16和遂穿氧化层17，掺杂层16和遂穿氧化层17可调整存储器中存储单元的阈值电压，从而避免因存储单元尺寸过小导致的短沟道效应，提高存储器性能。
可选的，隔离层12的材料包括氧化硅材料，氧化硅一方面起到保护第一浮栅131和第二浮栅132的作用，另一方面避免存储单元产生漏电流。
可选的，介质层14包括氧化硅、氮化硅和氧化硅层的层叠结构，用于隔离第二浮栅132和控制栅15，其中，氮化硅层可以捕获电荷从而抑制漏电流，氧化硅、氮化硅和氧化硅层的层叠结构具备较高的临界电场和较低的缺陷密度。
可选的，第一浮栅131、第二浮栅132和控制栅15的材料为多晶硅。
基于同样的发明构思，本发明实施例还提供了一种存储器的制备方法，用于制备上述实施例提供的任一存储器，与上述实施例相同或相应的结构以及术语的解释在此不再赘述，图3为本发明实施例提供的一种存储器的制备方法的流程示意图，如图3所示，该方法包括如下步骤：
步骤210、提供衬底基板并在所述衬底基板上形成多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置。
步骤220、在所述浅槽隔离区填充隔离层。
步骤230、在所述有源区对应的所述衬底基板一侧制备第一浮栅。
步骤240、在所述隔离层内制备凹槽结构。
步骤250、在所述第一浮栅和所述凹槽结构内壁表面上制备第二浮栅，所述第二浮栅在所述凹槽结构的底面位置断开连接。
步骤260、在所述第二浮栅上制备介质层，所述介质层覆盖暴露在所述第二浮栅外的所述隔离层。
步骤270、在所述介质层上制备控制栅。
本发明实施例提供的存储器的制备方法通过在隔离层内制备凹槽结构，并在位于有源区对应的衬底基板一侧的第一浮栅和凹槽结构内壁表面上制备第二浮栅，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。
图4为本发明实施例提供的另一种存储器的制备方法的流程示意图，本发明实施例是在上一实施例提供的技术方案的基础上，分别对步骤210、步骤220、步骤230和步骤240的进一步细化，与上述实施例相同或相应的术语的解释在此不再赘述。
可选的，在所述衬底基板上形成多个有源区和多个浅槽隔离区，包括：
在衬底基板上依次制作第一垫层和第二垫层。
刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区。
可选的，在所述浅槽隔离区填充隔离层，包括：
在所述浅槽隔离区填充隔离层。
采用化学机械研磨技术对所述隔离层进行研磨，所述隔离层与所述第二垫层表面齐平。
可选的，在所述有源区对应的所述衬底基板一侧制备第一浮栅，包括：
去除所述第一垫层和所述第二垫层，暴露出所述有源区对应的所述衬底基板。
利用等离子注入技术在所述有源区对应的所述衬底基板的上表面制备掺杂层。
在所述掺杂层上制备隧穿氧化层。
在所述隧穿氧化层上制备第一浮栅。
可选的，在所述隔离层内制备凹槽结构，包括：
采用干法刻蚀工艺对所述隔离层进行刻蚀，制备凹槽结构。
基于上述细化，如图4所示，本发明实施例提供的存储器的制备方法，可以包括如下步骤：
步骤301、提供衬底基板并在衬底基板上依次制作第一垫层和第二垫层。
步骤302、刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区，所述有源区和所述浅槽隔离区间隔设置。
步骤303、在所述浅槽隔离区填充隔离层。
步骤304、采用化学机械研磨技术对所述隔离层进行研磨，所述隔离层与所述第二垫层表面齐平。
步骤305、去除所述第一垫层和所述第二垫层，暴露出所述有源区对应的所述衬底基板。
步骤306、利用等离子注入技术在所述有源区对应的所述衬底基板的上表面制备掺杂层。
步骤307、在所述掺杂层上制备隧穿氧化层。
步骤308、在所述隧穿氧化层上制备第一浮栅。
步骤309、采用干法刻蚀工艺对所述隔离层进行刻蚀，制备凹槽结构。
步骤310、在所述第一浮栅和所述凹槽结构内壁表面上制备第二浮栅，所述第二浮栅在所述凹槽结构的底面位置断开连接。
步骤311、在所述第二浮栅上制备介质层，所述介质层覆盖暴露在所述第二浮栅外的所述隔离层。
步骤312、在所述介质层上制备控制栅。
图5-图13为本发明实施例提供的存储器的制备方法各个步骤的示意图，参考图5-图13所示，提供衬底基板11并在衬底基板11上依次制作第一垫层21和第二垫层22，可选的，衬底基板11为硅材料，第一垫层21为氧化硅层，氧化硅层的厚度为D5，第二垫层22为氮化硅层，氮化硅层的厚度为D6，其中，5nm≤D5≤15nm，50nm≤D6≤200nm。
刻蚀部分衬底基板11、第一垫层21以及第二垫层22，形成多个浅槽隔离区111，未刻蚀部分衬底基板11、第一垫层21以及第二垫层22形成多个有源区110，有源区110和浅槽隔离区111间隔设置，其中，可以采用光刻技术对部分衬底基板11、第一垫层21以及第二垫层22进行刻蚀。
在浅槽隔离区111填充隔离层12，采用化学机械研磨技术(CMP)对隔离层12进行研磨，使得隔离层12与第二垫层22表面齐平。
去除第一垫层21和第二垫层22，暴露出有源区110对应的衬底基板11，其中，可以采用湿法刻蚀技术去除有源区110的第一垫层21和所述第二垫层22。
利用等离子注入技术在有源区110对应的衬底基板11的上表面制备掺杂层16，在掺杂层16上制备隧穿氧化层17，其中，可以采用等离子注入技术向有源区110对应的衬底基板11的上表面注入存储单元阈值电压注入物(cell VT implant)，以形成掺杂层16，并采用炉管生长的方法，在掺杂层16上制备隧穿氧化层17。
在隧穿氧化层17上制备第一浮栅131，其中，可以采用炉管生长的方法在隧穿氧化层17上制备第一浮栅131，并可采用化学机械研磨技术(CMP)使得第一浮栅131上表面与隔离层12上表面平齐。可选的，第一浮栅131的厚度为D1，其中，100nm≤D1≤200nm。
采用干法刻蚀工艺对隔离层12进行刻蚀，制备凹槽结构121，采用干法刻蚀工艺能够使得第一浮栅131以及有源区110的侧壁留有隔离层12，从而起到保护第一浮栅131的作用，并且避免存储单元产生漏电流。
在第一浮栅131和凹槽结构121内壁表面上制备第二浮栅132，第二浮栅132在凹槽结构121的底面位置断开连接，其中，可以采用炉管生长的方法在第一浮栅131和凹槽结构121内壁表面上制备整层第二浮栅132，然后采用光刻工艺去除浅槽隔离区111部分对应的部分第二浮栅132。可选的，相邻两个有源区110所对应的第二浮栅132之间的距离为L1，其中，L1≥10nm。
在第二浮栅132上制备介质层14，介质层14覆盖暴露在第二浮栅132外的隔离层12，用于隔离第二浮栅132和控制层15，其中，可以采用炉管生长的方法在第二浮栅132上表面和隔离层12上表面制备介质层14。可选的，介质层14包括氧化硅、氮化硅和氧化硅层的层叠结构，其中，氧化硅层和氮化硅层的厚度分别为1nm-10nm。
在介质层14上制备控制栅15，其中，可以采用炉管生长的方法在介质层14上制备控制栅15。可选的，控制栅15的厚度为D7，其中，100nm≤D7≤200nm。。
可选的，第一浮栅131、第二浮栅132和控制栅15的材料为多晶硅。
本发明实施例提供的存储器的制备方法通过在隔离层内制备凹槽结构，并在位于有源区对应的衬底基板一侧的第一浮栅和凹槽结构内壁表面上制备第二浮栅，从而使得浮栅与控制栅的有效接触面积增大，进而减小控制栅所需的操作电压，降低存储器的功耗。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种存储器，其特征在于，包括：
衬底基板，所述衬底基板包括多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
位于所述浅槽隔离区对应的所述衬底基板一侧的隔离层，所述隔离层内形成有凹槽结构；
位于所述有源区对应的衬底基板一侧的第一浮栅；
位于所述第一浮栅和所述凹槽结构内壁表面上的第二浮栅，所述第二浮栅在所述凹槽结构的底面位置断开连接；
位于所述第二浮栅上的介质层，所述介质层覆盖暴露在所述第二浮栅外的所述隔离层；
位于所述介质层上的控制栅。
2.根据权利要求1所述的存储器，其特征在于，沿垂直所述衬底基板的方向，所述有源区对应的所述衬底基板的上表面所在平面位于所述凹槽结构的底面所在平面之上。
3.根据权利要求1所述的存储器，其特征在于，沿垂直所述衬底基板的方向，所述第一浮栅的厚度为D1，其中，100nm≤D1≤200nm。
4.根据权利要求1所述的存储器，其特征在于，沿垂直所述衬底基板的方向，所述第二浮栅的厚度为D2，其中，5nm≤D2≤20nm。
5.根据权利要求1所述的存储器，其特征在于，沿所述有源区指向所述浅槽隔离区的方向，所述凹槽结构的开口宽度为D3，其中，30nm≤D3≤80nm；
沿垂直所述衬底基板的方向，所述凹槽结构的开口深度为D4，其中，50nm≤D4≤100nm。
6.根据权利要求1所述的存储器，其特征在于，沿所述有源区指向所述浅槽隔离区的方向，相邻两个所述第二浮栅之间的距离为L1，其中，L1≥10nm。
7.一种存储器的制备方法，用于制备权利要求1-6任一项所述的存储器，其特征在于，包括：
提供衬底基板并在所述衬底基板上形成多个有源区和多个浅槽隔离区，所述有源区和所述浅槽隔离区间隔设置；
在所述浅槽隔离区填充隔离层；
在所述有源区对应的所述衬底基板一侧制备第一浮栅；
在所述隔离层内制备凹槽结构；
在所述第一浮栅和所述凹槽结构内壁表面上制备第二浮栅，所述第二浮栅在所述凹槽结构的底面位置断开连接；
在所述第二浮栅上制备介质层，所述介质层覆盖暴露在所述第二浮栅外的所述隔离层；
在所述介质层上制备控制栅。
8.根据权利要求7所述的制备方法，其特征在于，在所述衬底基板上形成多个有源区和多个浅槽隔离区，包括：
在衬底基板上依次制作第一垫层和第二垫层；
刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层，形成多个浅槽隔离区，未刻蚀部分所述衬底基板、所述第一垫层以及所述第二垫层形成多个有源区；
在所述浅槽隔离区填充隔离层，包括：
在所述浅槽隔离区填充隔离层；
采用化学机械研磨技术对所述隔离层进行研磨，所述隔离层与所述第二垫层表面齐平。
9.根据权利要求8所述的制备方法，其特征在于，在所述有源区对应的所述衬底基板一侧制备第一浮栅，包括：
去除所述第一垫层和所述第二垫层，暴露出所述有源区对应的所述衬底基板；
利用等离子注入技术在所述有源区对应的所述衬底基板的上表面制备掺杂层；
在所述掺杂层上制备隧穿氧化层；
在所述隧穿氧化层上制备第一浮栅。
10.根据权利要求7所述的制备方法，其特征在于，在所述隔离层内制备凹槽结构，包括：
采用干法刻蚀工艺对所述隔离层进行刻蚀，制备凹槽结构。
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