JP5788346B2 - フローティングゲート半導体メモリデバイスおよびそのようなデバイスの製造方法 - Google Patents
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Description
半導体−オン−絶縁体基板を提供する工程であって、この半導体−オン−絶縁体基板は、
半導体ベース層と、
ベース層の上で接触する誘電体層と、
誘電体層の上で接触する単結晶半導体上部層と、
を含む工程と、
半導体−オン−絶縁体基板の中に少なくとも2つのトレンチを形成する工程であって、トレンチは半導体上部層、誘電体層、および部分的に半導体ベース層を通って延び、これにより少なくとも1つの高層構造(elevated structure)を形成し、この高層構造は、
ベース基板の一部であるベース部分と、
ベース部分の上で接触する、誘電体層の一部である誘電体部分と、
誘電体部分の上で接触する、半導体上部層の一部である単結晶半導体上部部分と、
を含む工程と、
それぞれのトレンチの底に分離領域を形成する工程と、
高層構造の上部部分の側壁面の熱酸化により、少なくとも高層構造の側壁面にゲート誘電体層を形成する工程と、
高層構造とゲート誘電体層との上に導電性層を形成し、これにより少なくとも1つのフローティングゲート半導体メモリデバイスを形成する工程であって、誘電体部分はトンネル誘電体層として働き、半導体上部部分はフローティングゲートとして働き、導電性層はコントロールゲートとして働く工程と、を含む。
上部半導体層を通るエッチングにより第1トレンチを形成し、これにより誘電体層を露出させる工程、
更に誘電体層を通り、ベース層を部分的に通ってエッチングする工程、
を含んでも良い。
ベース半導体基板と、少なくとも1つの高層構造と、高層構造のいずれかの側にトレンチを備え、この高層構造は、
ベース基板の一部である、ベース半導体部分と、
ベース部分の上で接触し、トンネル誘電体として働く誘電体部分と、
誘電体部分の上で接触し、フローティングゲートとして働く単結晶半導体上部部分と、
を含み、更に、
それぞれのトレンチの底の分離領域と、
少なくともフローティングゲートの側壁上のゲート誘電体と、
コントロールゲートとを含み、
それぞれのトレンチの底の分離領域は、半導体ベース部分、誘電体部分、およびトレンチのいずれかの側の高層構造のゲート誘電体層の一部に接触し、分離領域は誘電体部分の上に延びる。好適には、誘電体部分の上に延びる分離領域の部分は、5nmから20nmの範囲の高さを有する。ある具体例では、高層構造はハードマスク層で覆われる。
具体例にかかる単結晶フローティングゲートデバイスの例と、その電気的な特徴がここで述べられる。
Claims (11)
- 半導体−オン−絶縁体基板を提供する工程であって、この半導体−オン−絶縁体基板は、
半導体ベース層と、
半導体ベース層の上でこれと接触する誘電体層と、
誘電体層の上でこれと接触する単結晶半導体上部層と、
を含む工程と、
半導体−オン−絶縁体基板の中に少なくとも2つのトレンチを形成する工程であって、少なくとも2つのトレンチは上部層、誘電体層を通って延び、更に部分的にベース層を通って延びる工程と、
少なくとも2つのトレンチを形成する工程の結果として、
ベース層の一部を含むベース部分と、
誘電体層の一部を含み、ベース部分の上でこれと接触する誘電体部分と、
上部層の一部を含み、誘電体部分の上でこれと接触する上部部分と、
を含む少なくとも1つの高層構造を形成する工程と、
少なくとも2つのトレンチの底部に分離領域を形成する工程であって、少なくとも2つのトレンチを部分的に埋める工程を含む工程と、
少なくとも上部部分の露出した側壁面を熱酸化することにより、少なくとも露出した側壁面の上にゲート誘電体層を形成する工程と、
少なくとも1つの高層構造と、ゲート誘電体層と、分離領域との上に導電性層を形成し、少なくとも1つのフローティングゲート半導体メモリデバイスを形成する工程と、を含み、
誘電体部分は、トンネル誘電体層を含み、上部部分は、フローティングゲートを含み、導電性層は、コントロールゲートを含む方法。 - 少なくとも2つのトレンチを部分的に埋める工程は、
少なくとも2つのトレンチを絶縁性材料で埋める工程と、
少なくとも2つのトレンチから絶縁性材料を部分的に除去して、少なくとも2つのトレンチの底部に絶縁性材料を残し、これにより分離領域を形成する工程と、を含む請求項1に記載の方法。 - 誘電体層は、約6nmから約10nmの等価酸化膜厚を有する請求項1に記載の方法。
- 更に、少なくとも1つの高層構造の上面を熱酸化して、これにより少なくとも1つの高層構造の上面の上にゲート誘電体を形成する工程を含む請求項1に記載の方法。
- 分離領域は、少なくとも1つの高層構造のベース部分と誘電体部分と、ゲート誘電体層の一部に接触し、
分離領域は、誘電体部分の上に延びる請求項1に記載の方法。 - 少なくとも2つのトレンチを形成する工程は、
半導体−オン−絶縁体基板の上にパターニングされたハードマスク層を形成する工程と、
パターニングされたハードマスク層でパターニングされていない半導体−オン−絶縁体基板の領域中に少なくとも2つのトレンチをエッチングする工程と、を含む請求項1に記載の方法。 - 少なくとも2つのトレンチが形成された後に、少なくとも1つの高層構造の上面の上にパターニングされたハードマスク層が残り、
少なくとも1つの高層構造の上に導電体層を形成する工程は、少なくとも1つの高層構造の上面の上に残ったパターニングされたハードマスク層の上に導電性層を形成する工程を含む請求項6に記載の方法。 - 更に、少なくとも2つのトレンチを形成した後に、パターニングされたハードマスク層を除去する工程と、
パターニングされたハードマスク層を除去する工程の後で、上部部分の露出した側壁面を熱酸化する前に、少なくとも1つの高層構造の上の角を丸くする工程を含む請求項6に記載の方法。 - 少なくとも2つのトレンチを形成する工程は、
第1のエッチングで、上部層を通るエッチングにより誘電体層を露出させ、これにより少なくとも2つの部分的なトレンチを形成する工程と、
第2のエッチングで、誘電体層を通り、ベース層を部分的に通ってエッチングし、これにより、少なくとも2つの部分的なトレンチを、少なくとも2つのトレンチに換える工程と、を含む請求項1に記載の方法。 - 更に、第1エッチングの後で、第2エッチングの前に、少なくとも2つの部分的なトレンチの中に、ドーパント元素を注入する工程を含む請求項9に記載の方法。
- ゲート誘電体層は、約6nmから約8nmの膜厚を有する請求項1に記載の方法。
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