KR100536045B1 - 불휘발성 메모리 장치의 제조방법 - Google Patents

불휘발성 메모리 장치의 제조방법 Download PDF

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Abstract

소자분리막의 손상을 방지하는 불휘발성 메모리 장치의 제조방법에 있어서, 제1방향으로 연장되는 활성영역과 비활성영역을 갖는 기판 상에 예비 플로팅 게이트를 형성한 후 상기 기판 상에 유전막 및 컨트롤 게이트층을 순차적으로 형성한다. 컨트롤 게이트, 유전막 패턴 및 잔류 패턴은 상기 컨트롤 게이트층과 유전막을 상기 예비 플로팅 게이트의 표면이 노출될 때까지 제2방향으로 패닝하여 형성한다. 플로팅 게이트는 상기 예비 플로팅 게이트와 상기 잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 형성한다. 이러한 방법으로 형성되는 불휘발성 메모리 장치는 비활성 영역인 소자분리막의 손상을 방지할 수 있어 누설전류를 방지할 수 있다.

Description

불휘발성 메모리 장치의 제조방법{Method of Manufacturing Non-Volatile Memory Device}
본 발명은 불휘발성 반도체 장치의 제조방법에 관한 것이다. 보다 상세하게는 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함하는 불휘발성 메모리 장치의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.
상기 불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다.
이러한, 플래시 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 게이트 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1은 통상의 불휘발성 메모리 셀을 나타내는 단면도이다.
도 1을 참조하면, 소자분리막(STI;도시하지 않음)이 형성된 반도체 기판(10) 상에 게이트 산화막(12) 및 플로팅 게이트(14)가 적층되어 있다. 상기 플로팅 게이트(14)상에 ONO 구조를 유전막(22)이 존재하고, 상기 유전막(22) 상에 컨트롤 게이트(24)가 존재한다.
상술한 구조를 갖는 불휘발성 메모리 셀에 있어서, 데이터의 저장은 컨트롤 게이트(24)와 기판(10)에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막(22)은 플로팅 게이트(14)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(24)의 전압을 플로팅 게이트(14)에 전달하는 역할을 한다.
컨트롤 게이트(24)에 인가한 전압을 플로팅 게이트(14)에 많이 유도하기 위해서는 플로팅 게이트(14)와 컨트롤 게이트(24) 사이에서 높은 커플링 계수를 유지하여야 한다. 커플링 계수(R)는 이다.
상기 커플링 계수를 증가시키기 위해서는 유전막(22)의 커패시턴스 CONO를 증가시켜야 한다(여기서, CTO는 게이트 산화막의 커패시턴스를 나타낸다) 또한, 커패시턴스(C)는 (여기서, ε는 유전 상수이고 A 및 T는 각각 유전막(22)의 면적 및 두께를 나타낸다.)
따라서, 높은 커플링 계수를 얻기 위해서는 유전막의 면적을 증가시키거나 두께를 감소시켜야 한다. 이하 상기 유전막의 면적을 증가시키는 방법이 개시되어 이다.
일본공개특허 평5-291586호에는 상기 소자분리막의 표면 보다 높은 표면을 갖는 기판에 형성되고, 상기 소자분리막보다 높은 높이를 갖으면서 상기 기판의 표면을 감싸는 구조를 갖는 플로팅 게이트, 유전막 및 컨트롤 게이트를 포함하는 메모리 셀이 개시되어 있다. 상기 유전막은 상기 플로팅게이트 높이의 상승으로 인해 그 형성 면적을 증가되어 높은 커플링 계수를 얻을 수 있다.
그러나 상술한 방법으로 형성되는 메모리 셀은 플로팅 게이트를 형성하기 위한 예비 플로팅 게이트를 패터닝할 경우 상기 예비 플로팅 게이트의 높이가 소자분리막보다 높기 때문에 상기 소자분리막은 과식각된다. 상기 과식각으로 인해 소자분리막에는 보이드가 발생하며, 상기 보이드는 기판의 전류 누설을 초래한다.
따라서, 본 발명의 목적은 메모리 셀을 형성하기 위한 패턴닝 공정시 소자분리막의 과식각을 방지하는 할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 일 실시예에 있어서, 먼저 제1방향으로 연장되는 활성 영역과 비활성 영역을 갖는 기판 상에 부분적으로 예비 플로팅 게이트를 형성한 후 상기 예비 플로팅 게이트와 기판을 덮는 유전막 및 컨트롤 게이트층을 순차적으로 형성한다. 상기 컨트롤 게이트층과 유전막을 상기 예비 플로팅 게이트의 표면이 노출될 때까지 제2방향으로 패닝하여 상기 활성 영역에 존재하는 컨트롤 게이트, 유전막 패턴 및 상기 비활성 영역에 존재하는 잔류 패턴을 형성한다. 이어서, 상기 컨트롤 게이트에 노출된 예비 플로팅 게이트와 상기 잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 활성 영역에 존재하는 플로팅 게이트를 형성함으로서 불휘발성 메모리 장치를 완성한다.
또한, 본 발명의 목적을 달성하기 위한 다른 실시예에 있어서, 먼저 제1영역과 제2영역으로 구분되고, 제1방향으로 연장된 활성 영역과 상기 활성 영역보다 낮은 비활성 영역을 포함하는 기판 상에 활성 영역을 둘러싼 구조를 갖는 예비 플로팅 게이트를 형성한다. 이어서, 상기 예비 플로팅게이트가 형성된 기판 상에 유전막 및 컨트롤 게이트층을 순차적으로 형성한다. 이어서, 상기 컨트롤 게이트층을 셀 단위로 식각하여 제1영역에서 제2방향으로 연장되는 컨트롤 게이트과 제2영역의 비활성 영역에 존재하는 제1잔류패턴을 형성한다. 이어서, 상기 컨트롤 게이트에 노출된 유전막을 식각하여 제1영역에서 제2방향으로 연장되는 유전막 패턴과 상기 제1잔류패턴의 하부에 존재하는 제2잔류패턴을 형성한다. 이어서, 상기 예비 플로팅 게이트와 상기 제1 및 제2잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 제1영역의 활성 영역에 존재하는 플로팅 게이트를 형성하므로서 불휘발성 메모리 장치를 완성한다.
상술한 본 발명의 목적을 달성하기 위한 또 다른 실시예에 있어서, 먼저, 제1방향으로 연장되는 활성 영역과 비활성 영역을 갖는 기판 상에 부분적으로 예비 플로팅 게이트를 형성한다. 이후 상기 예비 플로팅 게이트가 형성된 기판 상에 유전막 및 컨트롤 게이트층을 순차적으로 형성한다. 이어서, 상기 컨트롤 게이트층과 유전막을 상기 예비 플로팅 게이트의 표면이 노출될 때까지 패닝하여 제2방향으로 연장된 컨트롤 게이트 및 유전막 패턴을 형성한다. 이어서, 상기 컨트롤 게이트와 유전막 패턴이 형성됨으로 인해 노출된 상기 기판의 비활성 영역 상에 희생 패턴을 형성한다. 이어서, 상기 컨트롤 게이트에 노출된 예비 플로팅 게이트와 상기 희생 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 상기 기판의 활성 영역에 존재하는 플로팅 게이트를 형성함으로서 불휘발성 메모리 장치를 완성한다.
본 발명의 방법과 같이 잔류 패턴을 이용하여 예비 플로팅 게이트를 패터닝하면 상기 소자분리막의 손상을 방지할 수 있어 불휘발성 메모리 장치의 누설전류를 방지할 수 있다.
이하, 본 발명의 불휘발성 메모리 장치의 제조방법을 구체적으로 설명하기로 한다.
도 2는 본 발명의 불휘발성 메모리 장치의 제조 방법을 나타내는 공정흐름도이다.
도 2를 참조하면, 트랜치를 포함하는 기판을 마련한다.(단계 S100)
이를 구체적으로 설명하면, 먼저 실리콘 기판 상에 소자분리막의 형성을 정의하는 마스크 패턴을 형성한 후 상기 마스크 패턴에 노출된 실리콘 기판을 식각하여 제1방향으로 연장되는 트랜치를 형성한다. 이후 상기 마스크 패턴을 제거한다.
상기 트랜치는 상기 기판에 비활성 영역에 해당하고, 상기 트랜치 사이에 존재하는 기판의 일부분은 활성 영역에 해당한다. 또한, 상기 기판은 제1 영역과 제2 영역으로 구분될 수 있다. 상기 제1영역은 불휘발성 메모리 셀이 선택적으로 형성되는 영역이다. 상기 제2영역은 메모리 셀 형성시 기판의 표면상에 존재하는 막들이 제거되는 영역이다.
이어서, 상기 트랜치 내에 존재하고 상기 기판의 표면보다 낮은 표면을 갖는 리세스된 소자 분리막을 형성한다(단계 S110). 상기 리세스된 소자분리막은 제1방향으로 연장되어 있다.
상기 리세스된 소자분리막의 형성 방법을 설명하면, 먼저 상기 기판의 트랜치를 매립하기 위해 갭 필링 특성이 우수한 산화물을 화학적 기상증착 방법으로 증착한다. 이때, 상기 산화물은 고밀도 플라즈마(HDP) 산화물인 것이 바람직하다.
이어서, 기판의 표면이 노출되도록 상기 산화물에 화학적 기계적 연마공정(CMP)하여 트랜치 내에 존재하는 소자분리막을 형성한다. 이후 상기 소자분리막을 에치백하여 상기 기판의 표면보다 낮은 표면을 갖는 리세스된 소자분리막을 형성한다.
이어서, 상기 리세스된 소자분리막의 높이보다 높고, 게이트 산화막이 형성된 실리콘 패턴을 감싸는 구조를 갖는 예비 플로팅 게이트를 형성한다(단계 S120).
상기 예비 플로팅 게이트의 형성을 구체적으로 설명하면, 먼저 활성 영역에 해당하는 기판의 표면을 산화시켜 게이트 산화막을 형성한다. 상기 게이트 산화막은 1Torr 이하의 낮은 압력, 800℃ 이상의 온도 및 O2, H2 , N2 가스가 제공되는 분위기 하에서 실리콘 패턴을 라디칼 산화시켜 형성하는 것이 바람직하다. 그리고, 상기 결과물 상에 폴리실리콘 물질을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 증착한 후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물을 도핑하여 제1폴리실리콘층을 형성한다.
이어서, 제1폴리실리콘층 상에 예비 플로팅 게이트의 레이아웃을 정의하는 식각 마스크를 형성한 후 상기 식각 마스크에 노출된 제1폴리실리콘층을 식각하여 예비 플로팅 게이트를 형성한다. 이후 상기 식각 마스크를 제거한다. 여기서, 상기 예비 플로팅 게이트는 상기 게이트 산화막이 형성된 실리콘 패턴을 둘러싼 담장형 구조를 갖고, 그 높이는 상기 소자분리막 보다 높은 높이를 갖는 것이 바람직하다.
이어서, 상기 결과물 상에 유전막을 형성한다(단계 S130).
이를 구체적으로 설명하면, 먼저, 상기 리세스된 소자분리막 및 예비 플로팅 게이트가 형성된 기판 상에 하부 산화막(SiO2), 질화막 및 상부 산화막을 순차적으로 형성하여 ONO(Oxide/Nitride/Oxide)구조를 갖는 유전막을 형성한다. 여기서, 상기 하부 산화막 및 상부 산화막은 예컨대 열 산화, 라디칼 산화(Radical Oxidation), LPCVD 방법등으로 형성할 수 있다. 이때, 상기 보다 치밀한 구조를 갖는 상부 및 하부 산화막을 얻기 위해서는 인-시튜로 N2O 또는 NO 가스가 제공되는 분위기 하에서 산화막을 어닐링하는 것이 바람직하다.
이어서, 상기 유전막 상에 컨트롤 게이트층을 형성한다(단계 S140)
상기 유전막 상에 폴리실리콘물질을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 증착한 후 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물을 도핑하여 제2폴리실리콘층인 컨트롤 게이트층을 형성한다.
이어서, 컨트롤 게이트층과 유전막을 셀 단위로 건식 식각하여 컨트롤 게이트와 유전막 패턴을 형성하는 동시에 컨트롤 게이트 사이에서 리세스된 소자분리막 상에 존재하는 잔류 패턴을 형성한다(단계 S150).
이를 구체적으로 설명하면, 먼저 기판의 제2영역에 해당하는 예비 컨트롤 게이트 상에 마스크 패턴을 형성한다. 이후, 마스크 패턴에 노출된 예비 컨트롤 게이트를 유전막 패턴의 표면이 노출되도록 식각하여 컨트롤 게이트를 형성함과 동시에 제1영역에서 제1방향으로 연장된 컨트롤 게이트 사이의 리세스된 소자분리막에 상에 존재하는 제1잔류패턴을 형성한다.
즉, 상기 리세스된 소자분리막 상에 존재하는 제1잔류 패턴의 높이가 50 내지 150Å인 것이 바람직하다. 보다 바람직하게는 상기 제1잔류패턴은 예비 플로팅 게이트 높이에서 리세스된 소자분리막의 높이를 뺀 길이와 같거나 보다 큰 높이를 갖도록 형성한다. 이후 상기 플로팅 게이트에 노출된 유전막을 식각하여 유전막 패턴 및 제1잔류 패턴과 리세스된 소자분리막의 사이에 존재하는 제2잔류 패턴을 형성한다. 상기 잔류패턴은 제1잔류패턴 및 제2잔류패턴을 포함한다.
이때, 상기 잔류패턴의 높이와 리세스된 소자분리막의 높이의 합이 상기 예비 플로팅 게이트의 높이의 합보다 커야 한다. 이는 상기 잔류패턴의 높이와 리세스된 소자분리막의 합이 예비 플로팅 게이트의 높이의 합보다 작으면, 플로팅 게이트를 형성하기 위한 건식식각 공정시 상기 리세스된 소자분리막에 보이드(void or Punching)가 발생하여 누설 전류를 초래하기 때문이다.
본 발명의 다른 실시예에서는 상기 잔류 패턴이 형성되지 않도록 상기 예비 컨트롤 게이트 및 유전막을 셀 단위로 식각한 후 상기 제2영역의 리세스된 소자분리막 상에 희생 패턴을 형성할 수 있다. 상기 희생 패턴은 포토레지스트를 이용하여 형성하는 것일 바람직하다.
이어서, 예비 플로팅 게이트를 셀 단위로 건식 식각하여 플로팅 게이트, 유전막 패턴 및 컨트롤 게이틀 포함하는 불휘발성 메모리 장치를 형성한다(단계 S160).
이를 구체적으로 설명하면, 상기 컨트롤 게이트에 노출된 예비 플로팅 게이트 및 잔류 패턴을 기판의 표면이 노출될 때까지 건식 식각한다. 상기 건식 식각으로 제2영역에 존재하는 예비 플로팅 게이트와 상기 잔류 패턴은 제거된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
실시예 1
도 3 내지 7은 본 발명의 실시예 1에 따른 불휘발성 메모리 셀의 형성방법을 나타내는 공정단면도들이다.
도 3을 참조하면, 소자분리막(102)에 해당하는 비활성 영역(N)과 게이트 산화막(104)이 형성된 활성 영역(A)을 포함하는 기판(100)을 마련한다.
이를 구체적으로 나타내면, 먼저 기판(100) 상에 소자분리막(102)의 형성영역을 정의하는 마스크 패턴(도시하지 않음)을 형성한 후 상기 마스크 패턴에 노출된 실리콘 기판을 식각하여 트랜치(도시하지 않음)를 형성한다. 상기 트랜치는 기판의 제1방향으로 연장되고 기판의 비활성 영역(N)에 형성된다.
상기 기판(100)의 트랜치를 매립하기 위해 갭 필링 특성이 우수한 산화물을 화학적 기상증착 방법으로 증착한다. 이때, 상기 산화물은 고밀도 플라즈마(HDP) 산화물이다. 이어서, 상기 기판의 표면이 노출되도록 상기 HDP 산화물에 화학적 기계적 연마공정(CMP)을 수행하여, 트랜치 내에 존재하는 소자분리막(102)을 형성한다.
이후, 상기 노출된 실리콘 패턴을 산화시켜 게이트 산화막(102)을 형성한다. 상기 산화막은 1Torr 이하의 낮은 압력, 800℃ 이상의 온도 및 O2, H2 , N2 가스가 제공되는 분위기 하에서 실리콘 패턴을 라디칼 산화시켜 형성한다.
도 4를 참조하면, 상기 게이트 산화막(102) 상에 소자분리막 보다 높은 높이를 갖는 예비 플로팅 게이트(110), 유전막(120) 및 컨트롤 게이트층(130)을 순차적으로 형성한다.
먼저, 상기 소자분리막(102) 및 게이트 산화막(104)이 형성된 기판 상에 폴리실리콘 물질을 증착한 후, 불순물을 도핑하여 플로팅 게이트용 제1폴리실리콘층(도시하지 않음)을 형성한다. 이어서, 제1폴리실리콘층 상에 예비 플로팅 게이트(110)의 레이아웃을 정의하는 제1식각 마스크(도시하지 않음)를 형성한다. 이어서, 상기 제1식각 마스크에 노출된 제1폴리실리콘층을 패터닝하여 활성 영역(A)에 존재하는 예비 플로팅 게이트(110)를 형성한다. 이후 상기 제1식각 마스크를 제거한다.
이어서, 상기 예비 플로팅 게이트(110)가 형성된 기판(100)상에 하부 산화막(SiO2), 질화막 및 상부 산화막을 순차적으로 형성하여 ONO(Oxide/Nitride/Oxide)구조를 갖는 유전막(120)을 균일한 두께로 형성한다. 이어서, 상기 유전막(120)이 형성된 결과물을 덮는 제2폴리실리콘층(130)을 형성한다. 상기 제2폴리실리콘층은 컨트롤 게이트층(130)이다.
도 5를 참조하면, 컨트롤 게이트의 형성영역을 정의하는 제2 식각마스크에 노출된 제2폴리실리콘층(130) 셀 단위로 건식식각하여 컨트롤 게이트(130a) 와 소자분리막(102) 상에 존재하는 제1잔류 패턴(130b)을 동시에 형성한다. 상기 컨트롤 게이트(130a)는 상기 제1방향과 수직하는 제2방향으로 형성되고, 상기 제1잔류패턴(130b)은 상기 컨트롤 게이트 사이에 존재하는 소자분리막 상에 형성되는 제2폴리실리콘층의 식각 잔류물이다.
이때, 상기 제2폴리실리콘층(130)의 식각은 상기 기판의 활성 영역(A)에 존재하는 유전막(130)의 표면을 노출시킨 후 소자분리막(102) 상에 존재하는 제1잔류 패턴의 높이가 50 내지 150Å될 때까지 계속 수행한다.
도 6을 참조하면, 예비 플로팅 게이트(110) 표면이 노출될 때까지 상기 유전막(120)을 셀 단위로 건식식각하여 유전막 패턴(120a)과 제2잔류패턴(120b)을 동시에 형성한다.
상기 유전막 패턴(120a)은 상기 제1방향과 수직하는 제2방향으로 형성되고, 상기 제1잔류패턴(120b)은 컨트롤 게이트 사이에 존재하는 소자분리막(102) 상에서 형성되는 유전막의 식각 잔류물이다. 그리고, 잔류패턴은 상기 제1잔류패턴(130a)과 제2잔류패턴(120a)을 포함한다.
상기 잔류패턴의 높이와 예비 플로팅 게이트의 높이의 합이 상기 소자분리막의 높이보다 작을 경우 이후 플로팅 게이트를 형성하기 위한 예비 플로팅 게이트의 건식 식각공정시 상기 소자분리막(102)에 보이드 또는 펀칭(Punching)이 발생하여 누설 전류가 발생한다.
도 7을 참조하면, 컨트롤 게이트에 노출된 예비 플로팅 게이트와 상기 잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 상기 기판의 활성 영역(A)에 존재하고, 제1방향성을 갖는 플로팅 게이트(110a)를 형성한다.
상기 플로팅 게이트(110a)가 형성됨으로 인해 상기 기판 상에는 스택형 불휘발성 메모리 셀(140)이 형성된다. 상기 스택형 불휘발성 메모리 셀(140)은 컨트롤 게이트(130a), 유전막 패턴(120a) 및 플로팅 게이트(110a)를 포함한다. 상술한 방법으로 형성된 불휘발성 메모리 셀(140)은 소자분리막(102)에 보이드가 생성되지 않아 기판으로 전류가 누설되는 현상이 발생하지 않는다.
실시예 2
도 8 내지 도 12는 본 발명의 제2실시예에 따른 불휘발성 메모리 셀의 형성방법을 나타내는 공정단면도들이다.
도 8을 참조하면, 비활성 영역(N)인 리세스된 소자분리막(202)과 게이트 산화막(204)이 형성된 활성 영역(A)을 포함하는 기판(200)을 마련한다.
이를 구체적으로 나타내면, 먼저 기판(200)을 패터닝하여 소자분리막을 형성하기 위한 트랜치(도시하지 않음)를 형성한다. 상기 트랜치는 기판의 제1방향으로 연장되고 기판의 비활성 영역(N)에 형성된다. 이어서, 상기 트랜치를 매립하여 소자분리막(도시하지 않음)을 형성한 후 상기 소자분리막을 에치백하여 상기 기판의 표면보다 낮은 표면을 갖는 리세스된 소자분리막(202)을 형성한다. 이후, 상기 리세스된 소자분리막이 형성된 기판의 표면을 열 산화시켜 게이트 산화막(202)을 형성한다.
또한, 상기 기판(200)은 제1영역(C)과 제2영역(D)으로 구분된다. 상기 제1영역(C)은 불휘발성 메모리 셀이 형성되는 영역이고, 제2영역(D)은 불휘발성 메모리 셀을 형성하기 위해 기판 상에 적층된 막들이 제거되는 영역이다.
도 9를 참조하면, 상기 게이트 산화막(202)이 형성된 기판(활성 영역)을 둘러싼 담장형 예비 플로팅 게이트(210)를 형성한다. 이때, 형성되는 담장형 예비 플로팅 게이트(210)의 높이는 상기 리세스된 소자분리막(202)의 높이보다 크다.
이후 상기 담장형 예비 플로팅 게이트(210)가 형성된 기판(200) 상에 균일한 두께를 갖는 유전막(220)을 연속적으로 형성한다. 상기 유전막(220)은 하부 산화막(SiO2), 질화막 및 상부 산화막을 순차적으로 형성되는 ONO(Oxide/Nitride/Oxide)구조를 갖으며, 상기 하부 산화막 및 상부 산화막은 열산화 방법으로 형성한다. 이어서, 상기 유전막(220)이 형성된 결과물을 덮는 컨트롤 게이트층(230)을 형성한다.
도 10을 참조하면, 컨트롤 게이트층(230) 셀 단위로 건식식각하여 컨트롤 게이트(230a)와 리세스된 소자분리막(202) 상에 존재하는 제1잔류패턴(230b)을 동시에 형성한다.
상기 컨트롤 게이트(230a)는 상기 기판의 제1영역(C) 상에 형성되고, 상기 제1잔류패턴(230b)은 상기 기판의 제2영역(D) 상에 형성되는 컨트롤 게이트층의 식각 잔류물이다. 이때, 상기 컨트롤 게이트(230)의 식각은 상기 제2영역(D)의 활성 영역(A)에 존재하는 유전막(220)의 표면을 노출시킨 후 상기 제2영역(D)의 리세스된 소자분리막(202) 상에 존재하는 제1잔류 패턴(230b)의 높이가 50 내지 150Å될 때까지 계속 수행한다.
도 11을 참조하면, 제2영역(D)의 담장형 예비 플로팅 게이트(210) 표면이 노출될 때까지 상기 유전막(220)을 셀 단위로 건식식각하여 기판의 제1영역(C)에 존재하는 유전막 패턴(220a)과 상기 제2영역(D)의 리세스된 소자분리막(202)상에 존재하는 제2잔류패턴(220b)을 동시에 형성한다.
도 12를 참조하면, 컨트롤 게이트에 노출된 제2영역의 예비 플로팅 게이트(210)와 상기 제1 및 제2잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 담장형 플로팅 게이트(210a)를 형성한다. 상기 담장형 플로팅 게이트(210a)는 제1영역(C)과 활성 영역(A)이 중첩되는 곳에 형성된다.
상기 담장형 플로팅 게이트가 형성됨으로 인해 스택형 불휘발성 메모리 셀(240)이 완성된다. 상기 스택형 불휘발성 메모리 셀(240)은 컨트롤 게이트(230a), 유전막 패턴(120a), 담장형 플로팅 게이트 전극(210a)를 포함한다. 상술한 방법으로 형성된 불휘발성 메모리 셀(240)은 리세스된 소자분리막(202)에 보이드가 생성되지 않아 기판으로 전류가 누설되는 현상이 발생하지 않는다.
실시예 3
도 13 내지 17은 본 발명의 제3실시예에 따른 불휘발성 메모리 셀의 형성방법을 나타내는 공정단면도들이다.
도 13을 참조하면, 상기 제2 실시예와 동일한 방법을 이용하여 리세스된 소자분리막(302)이 형성된 기판(300) 상에 예비 플로팅 게이트(310) 유전막(320) 및 컨트롤 게이트층(330)을 순차적으로 형성한다.
도 14를 참조하면, 식각마스크(도시하지 않음)에 노출된 컨트롤 게이트층(330) 및 유전막(320)을 순차적으로 건식식각하여 기판의 제1영역에 존재하는 컨트롤 게이트(330a)와 유전막 패턴(220a)을 동시에 형성한다. 이때, 상기 건식식각은 담장형 예비 플로팅 게이트(310) 표면과 제2영역에 존재하는 리세스된 소자분리막(302)의 표면이 노출될 때까지 수행한다.
도 15을 참조하면, 상기 결과물 상에 포토레지스트막(도시하지 않음)을 형성한 후 노광 및 현상공정을 수행하여 상기 제2영역의 리세스된 소자분리막 상에 존재하는 포토레지스트 패턴(335)을 형성한다. 상기 포토레지스트 패턴은 이후 상기 담장형 예비 플로팅게이트(310)의 식각시 상기 리세스된 소자분리막(302)의 과 식각을 방지하는 희생 패턴(335)이다.
도 16을 참조하면, 컨트롤 게이트에 노출된 제2영역(D)의 예비 플로팅 게이트(310)와 제2영역의 희생 패턴(355)을 상기 기판의 표면이 노출될 때까지 식각하여 담장형 플로팅 게이트(310a)를 형성한다. 상기 담장형 플로팅 게이트(310a)는 제1영역(C)과 활성 영역(A)이 중첩되는 곳에서 형성된다.
상기 담장형 플로팅 게이트(310a)가 형성됨으로 인해 스택형 불휘발성 메모리 셀(240)이 완성된다. 상기 스택형 불휘발성 메모리 셀(340)은 컨트롤 게이트(330a), 유전막 패턴(320a), 담장형 플로팅 게이트 전극(310a)을 포함한다. 상술한 방법으로 형성된 불휘발성 메모리 셀(240)은 리세스된 소자분리막(302)에 보이드가 생성되지 않아 기판으로 전류가 누설되는 현상이 발생하지 않는다.
상술한 바와 같은 본 발명은 소자분리막 보다 높은 높이를 갖는 플로팅 게이트 형성시 상기 잔류패턴 또는 포토레지스트 패턴을 희생 패턴으로 이용하여 소자분리막이 과 식각되지 않는 메모리 셀을 형성할 수 잇다. 또한, 기판으로 전류가 누설되는 것을 방지하고, 전하 유지 특성을 향상시킬 수 있다
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 통상의 불휘발성 메모리 셀을 나타내는 단면도이다.
도 2는 본 발명의 불휘발성 메모리 장치의 제조 방법을 나타내는 공정흐름도이다.
도 3 내지 도 7은 본 발명의 실시예 1에 따른 불휘발성 메모리 셀의 제조방법을 나타내는 공정단면도들이다.
도 8 내지 도 12는 본 발명의 제2실시예에 따른 불휘발성 메모리 셀의 제조방법을 나타내는 공정단면도들이다.
도 13 내지 도 16은 본 발명의 제3실시예에 따른 불휘발성 메모리 셀의 제조방법을 나타내는 공정단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자분리막
104 : 게이트 산화막 110 : 예비 플로팅 게이트
120 : 유전막 130 : 컨트롤 게이트층
120b : 제2잔류패턴 130b : 제1잔류패턴

Claims (17)

  1. (a) 제1방향으로 연장되는 활성 영역과 비활성 영역을 갖는 기판 상에 부분적으로 예비 플로팅 게이트를 형성하는 단계;
    (b) 상기 예비 플로팅 게이트가 형성된 기판을 덮는 유전막 및 컨트롤 게이트층을 순차적으로 형성하는 단계;
    (c) 상기 컨트롤 게이트층과 유전막을 상기 예비 플로팅 게이트의 표면이 노출될 때까지 패터닝하여 제2방향으로 연장되는 컨트롤 게이트, 유전막 패턴 및 상기 기판의 비활성 영역에 존재하는 잔류 패턴을 형성하는 단계; 및
    (D) 상기 컨트롤 게이트에 노출된 예비 플로팅 게이트와 상기 잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 상기 기판의 활성 영역에 존재하는 플로팅 게이트를 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 비활성 영역은 트랜치 소자분리막에 의해 정의되고, 상기 소자분리막은 상기 기판의 활성 영역보다 낮은 표면을 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  3. 제2항에 있어서, 상기 소자분리막은 형성되는 예비 플로팅 게이트보다 낮은 높이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 예비 플로팅 게이트는 제1방향으로 연장되고, 상기 기판의 활성 영역을 둘러싼 구조를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  5. 제1항에 있어서, 상기 유전막은 상기 예비 플로팅 게이트의 측면, 표면 및 비활성 영역 상에 연속적으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  6. 제5항에 있어서, 상기 유전막은 제1산화막/질화막/제2산화막이 적층된 구조를 갖고, 상기 제1 및 제2산화막 각각은 습식 산화(Wet Oxidation) 또는 라디칼 산화시켜 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  7. 제1항에 있어서, 상기 제1방향과 제2방향은 서로 직교하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  8. (a) 제1영역과 제2영역으로 구분되고, 제1방향으로 연장된 활성 영역과 상기 활성 영역보다 낮은 표면을 갖는 비활성 영역을 포함하는 기판 상에 상기 활성 영역을 둘러싼 구조의 예비 플로팅 게이트를 형성하는 단계;
    (b) 상기 예비 플로팅게이트가 형성된 기판 상에 유전막 및 컨트롤 게이트층을 순차적으로 형성하는 단계;
    (c) 상기 컨트롤 게이트층을 셀 단위로 식각하여 상기 제1영역에서 제2방향으로 연장되는 컨트롤 게이트와 상기 제2영역의 비활성 영역에 존재하는 제1잔류패턴을 형성하는 단계;
    (d) 상기 컨트롤 게이트에 노출된 유전막을 식각하여 상기 제1영역에서 제2방향으로 연장되는 유전막 패턴과 상기 제2영역의 제1잔류패턴 하부에 존재하는 제2잔류패턴을 형성하는 단계; 및
    (e) 상기 예비 플로팅 게이트와 상기 제1 및 제2잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 제1영역의 활성 영역에 존재하는 플로팅 게이트를 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 비활성 영역은 트랜치 소자분리막에 정의되고, 상기 상기 예비 플로팅 게이트는 상기 소자분리막 보다 높은 높이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  10. 제8항에 있어서, 상기 제1영역은 메모리 셀이 선택적으로 형성되는 영역이고, 상기 제2영역은 상기 기판 상에 존재하는 막들이 식각되는 영역인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  11. 제8항에 있어서, 상기 예비 컨트롤 게이트의 식각은 상기 제1잔류 패턴의 높이가 50 내지 150Å이 될 때까지 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  12. (a) 제1방향으로 연장되는 활성 영역과 비활성 영역을 갖는 기판 상에 부분적으로 예비 플로팅 게이트를 형성하는 단계;
    (b) 상기 예비 플로팅 게이트가 형성된 기판 상에 유전막 및 컨트롤 게이트층을 순차적으로 형성하는 단계;
    (c) 상기 컨트롤 게이트층과 유전막을 상기 예비 플로팅 게이트의 표면이 노출될 때까지 패터닝하여 제2방향으로 연장된 컨트롤 게이트 및 유전막 패턴을 형성하는 단계;
    (d) 상기 컨트롤 게이트와 유전막 패턴이 형성됨으로 인해 노출된 상기 기판의 비활성 영역 상에 희생 패턴을 형성하는 단계; 및
    (e) 상기 컨트롤 게이트에 노출된 예비 플로팅 게이트와 상기 희생 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 상기 기판의 활성 영역에 존재하는 플로팅 게이트를 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 비활성 영역은 소자분리막에 의해 정의되고, 상기 소자분리막은 상기 활성 영역보다 낮은 표면을 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  14. 제13항에 있어서, 상기 예비 플로팅 게이트는 상기 활성 영역에 존재하고, 제1방향으로 연장되며, 상기 소자분리막 보다 높은 높이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  15. 제12항에 있어서, 상기 예비 플로팅 게이트는 제1방향으로 연장되고, 상기 활성 영역을 둘러싼 담장형 구조를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  16. 제12항에 있어서, 상기 (c)단계는,
    상기 예비 컨트롤 게이트 상에 제2방향으로 연장되고, 셀 영역을 정의하는 식각마스크를 형성하는 단계;
    상기 식각 마스크에 노출된 예비 컨트롤 게이트를 식각하여 컨트롤 게이트를 형성하는 단계; 및
    상기 유전막을 식각하여 유전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  17. 제12항에 있어서, 상기 (d)단계는,
    상기 유전막 패턴 및 컨트롤 게이트가 형성된 기판 상에 포토레지스트막을 형성하는 단계; 및
    상기 포토레지스트막을 선택적으로 제거하여 상기 컨트롤 게이트 사이에 노출된 소자분리막 상에 희생 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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