KR100602513B1 - 플래시 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래시 메모리 소자의 제조 방법을 제공한다. 이에 의하면, 상기 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 버퍼 산화막과 질화막의 적층 구조를 형성하고, 상기 반도체 기판의 필드 영역을 식각함으로써 트렌치를 형성하고, 상기 트렌치에 소자 분리막을 위한 절연막을 갭 필링하고, 화학적 기계적 연마 공정을 이용하여 상기 절연막을 평탄화시킴으로써 상기 트렌치에 소자 분리막을 형성하되, 상기 소자 분리막의 상부면을 상기 반도체 기판의 액티브 영역의 표면과의 큰 단차를 갖도록 평탄화시키고, 상기 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하며 플로팅 게이트를 형성하고, 상기 플로팅 게이트와 함께 상기 소자 분리막 상에 유전막을 형성하고, 상기 유전막 상에 콘트롤 게이트를 형성한다.

따라서, 본 발명은 상기 플로팅 게이트의 상부면을 요철면으로 형성함으로써 상기 플로팅 게이트의 표면적을 확대시킬 수가 있으므로 상기 플로팅 게이트의 사이즈를 증가시키지 않으면서도 커플링 비율도 증가시킬 수가 있다.

플로팅 게이트, 요철면, 소자 분리막, 단차, 커플링 비율

Description

플래시 메모리 소자의 제조방법{Method For Manufacturing Flash Memory Device}

도 1a 내지 도 1c는 종래 기술에 의한 플래시 메모리 소자(flash memory device) 소자의 제조 방법을 나타낸 단면 공정도.

도 2a 내지 도 2e는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 단면 공정도.

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 플로팅 게이트의 상부면을 요철면으로 형성함으로써 커플링 비율을 증가시키도록 한 플래시 메모리 소자의 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과 함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다.

최근에 들어, 상기 플래시 메모리 소자의 고집적화에 따라 상기 플래시 메모리 소자의 플로팅 게이트, 콘트롤 게이트, 소스/드레인, 배선 등이 미세화되므로 상기 플로팅 게이트와 콘트롤 게이트에 의해 구성되는 커패시터의 정전용량이 감소할 뿐만 아니라 커플링 비율(coupling ratio)이 저하되고 있다. 상기 커플링 비율은 상기 콘트롤 게이트에 전압이 인가될 때 상기 콘트롤 게이트의 인가 전압이 상기 플로팅 게이트에 분배되는 비율을 의미한다. 현재, 상기 플래시 메모리 소자의 사이즈를 확대시키지 않으면서도 상기 커플링 비율을 증가시키기 위한 요구가 증가하고 있는 실정이다.

종래의 플래시 메모리 소자는 도 1에 도시된 바와 같이, 반도체 기판(10)의 필드 영역에 트렌치(15)가 형성되고, 상기 트렌치(15) 내의 노출된 반도체 기판(10) 상에 라이너 산화막(17)이 형성되고, 상기 트렌치(15) 내에 소자 분리막(19)이 채워지고, 상기 반도체 기판(10)의 액티브 영역 상에 각각 게이트 절 연막(21)을 개재하며 플로팅 게이트(23)가 형성되고, 상기 플로팅 게이트(23)와 함께 소자 분리막(19) 상에 유전막(25)이 적층되고, 상기 플로팅 게이트(23)를 지나가도록 상기 유전막(25) 상에 콘트롤 게이트(27)가 형성되는 구조를 갖는다. 여기서, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 영역이 형성됨은 자명한 사실이다.

그런데, 종래에는 통상적인 샐로우 트렌치 아이솔레이션 공정을 이용하여 상기 소자 분리막(19)을 형성함으로써 상기 소자 분리막(19)은 상기 반도체 기판(10)의 액티브 영역의 표면과의 작은 단차(T1)를 이루므로 상기 플로팅 게이트(23)의 상부면은 상기 반도체 기판(10)의 액티브 영역의 중앙부(A)에서 평탄한 표면을 이룬다.

따라서, 상기 플로팅 게이트(23)의 표면적이 작으므로 상기 플로팅 게이트(23)와 유전막(25) 및 콘트롤 게이트(27)로 구성되는 커패시터의 정전 용량이 적을 뿐만 아니라 커플링 비율도 낮다. 그 결과, 상기 플로팅 게이트(23)에 대한 전하의 주입이나 인출이 어려우므로 프로그램 및 소거의 동작이 원활하게 수행되지 않는다. 이를 해결하기 위해서는 플래시 메모리 소자의 구동전압을 상승시켜야 한다.

그러나, 상기 구동전압의 상승은 상기 플래시 메모리 소자의 여러 가지 문제점을 일으키므로 상기 플래시 메모리 소자의 사이즈를 확대시키지 않으면서 상기 플로팅 게이트의 표면적을 확대시킴으로써 상기 구동전압을 저하시키는 방안이 요구된다.

따라서, 본 발명의 목적은 플로팅 게이트의 사이즈를 확대시키지 않으면서도 플로팅 게이트의 표면적을 확대시킴으로써 커플링 비율을 증가시키는데 있다.

본 발명의 다른 목적은 플래시 메모리 소자의 구동 전압을 저하시키는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 제조 방법은

반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 패턴의 버퍼 산화막과 질화막의 적층 구조를 형성한 후 상기 반도체 기판의 필드 영역을 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치에 소자 분리막을 위한 절연막을 갭 필링하기 위해 상기 반도체 기판 상에 상기 절연막을 적층하는 단계; 상기 절연막과 질화막을 평탄화시킴으로써 상기 트렌치에 소자 분리막을 형성하되, 상기 소자 분리막의 상부면을 상기 반도체 기판의 액티브 영역의 표면과의 단차를 확대하기 위한 잔존 두께로 상기 질화막을 잔존시키는 단계; 상기 질화막 및 버퍼 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계; 상기 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 플로팅 게이트를 형성함으로써 상기 플로팅 게이트의 상 부면을 요철면으로 형성하는 단계; 상기 플로팅 게이트 상에 유전막을 적층하는 단계; 및 상기 유전막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 질화막을 1500~2000Å의 잔존 두께로 잔존시킬 수가 있다.

바람직하게는, 상기 플로팅 게이트를 1000~1500Å의 두께로 형성할 수 있다.

바람직하게는, 상기 질화막 및 버퍼 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계는

상기 반도체 기판의 메모리 셀 영역을 마스킹함과 아울러 상기 반도체 기판의 로직 셀 영역을 노출시킨 식각 마스크층의 패턴을 형성하는 단계; 상기 로직 셀 영역의 소자 분리막을 1000~1500Å의 두께로 식각시키는 단계; 및 상기 식각 마스크층의 패턴을 제거하는 단계를 포함할 수 있다.

바람직하게는, 상기 로직 셀 영역의 소자 분리막을 질화막과 산화막의 식각 선택비가 50:1 이상의 식각 선택비로 식각시킬 수가 있다.

바람직하게는, 상기 로직 셀 영역의 소자 분리막을 건식 식각공정과 습식 식각공정 중 어느 하나에 의해 식각시킬 수가 있다.

바람직하게는, 상기 건식 식각공정은 CHF₃/Ar/O₂ 가스를 기본으로 한 식각 가스의 플라즈마를 이용할 수 있다.

바람직하게는, 상기 습식 식각공정은 BHF(buffered HF) 용액을 이용할 수 있 다.

따라서, 본 발명은 상기 플로팅 게이트의 상부면을 요철면으로 형성함으로써 상기 플로팅 게이트의 표면적을 확대하므로 커플링 비율을 증가시킬 수가 있다.

이하, 본 발명에 의한 플래시 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.

도 2a 내지 도 2e는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 단면 공정도이다. 설명의 편의상, 플래시 메모리 소자의 메모리 셀 영역을 기준으로 설명하기로 한다.

도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판의 전역 상에 버퍼 산화막(11)을 100~200Å의 두께로 형성하고, 상기 버퍼 산화막(11) 상에 하드 마스크층으로서 질화막(13)을 2000~3000Å의 두께로 적층한다. 여기서, 상기 질화막(13)은 후속의 화학적 기계적 연마 공정에서 식각 정지막으로서의 역할을 담당한다.

이어서, 사진식각공정을 이용하여 상기 반도체 기판(10)의 필드 영역 상의 질화막(13)과 버퍼 산화막(11)을 제거한 후 계속하여 상기 반도체 기판(10)의 필드 영역을 2000~3000Å의 깊이로 식각시킴으로써 트렌치(15)를 형성한다.

그 다음에, 상기 트렌치(15) 내의 반도체 기판(10)의 표면 상에 예를 들어 열산화공정에 의해 라이너 산화막(15)을 형성한다. 이는 상기 트렌치(15)의 형성을 위한 식각 공정에서 상기 트렌치(15) 내의 반도체 기판(10)의 표면에 발생한 식각 손상을 최소화시켜주기 위함이다.

이후, 예를 들어 상압 화학 기상 증착(APCVD) 공정이나 고밀도 플라즈마 화학 기상 증착(HDP CVD) 공정을 이용하여 상기 트렌치(15)의 내부와 함께 상기 질화막(13)의 표면 상에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막을 8000~10000Å의 두께로 적층시킴으로써 상기 트렌치(15)를 갭 필링시킨다.

이어서, 예를 들어 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정을 이용하여 상기 산화막과 상기 질화막(13)을 평탄화시킴으로써 상기 트렌치(15)에 소자 분리막(39)을 형성한다. 이때, 상기 반도체 기판(10)의 액티브 영역 상의 질화막(13)을 완전히 제거시키지 않고 임의의 잔존 두께(T2), 예를 들어 1500~2000Å의 잔존 두께로 잔존시킨다.

그런 다음, 상기 반도체 기판(10) 상에 메모리 셀 영역을 마스킹함과 아울러 상기 반도체 기판(10)의 로직 셀 영역(미도시)을 노출시킨 식각 마스크층, 예를 들어 감광막의 패턴을 형성한 후 상기 로직 셀 영역의 소자 분리막을 건식 식각공정, 예를 들어 질화막과 산화막의 식각 선택비가 50:1 이상의 식각 조건으로 1000~1500Å의 두께로 식각시킨다. 그런 다음, 상기 감광막의 패턴을 제거시킨다.

이때, 상기 건식 식각공정은 CHF₃/Ar/O₂ 가스를 기본으로 한 식각 가스의 플라즈마를 이용한다. 물론, 상기 건식 식각공정 대신에 질화막과 산화막의 식각 선택비가 50:1 이상인 습식 식각공정을 이용하여도 좋다. 이때, 상기 습식 식각공정 은 식각용액, 예를 들어 BHF(buffered HF) 용액을 이용할 수 있다.

도 2b를 참조하면, 이후, 도 2a의 질화막(13)을 예를 들어, 인산을 이용한 습식 식각공정에 의해 제거함으로써 상기 버퍼 산화막(11)을 노출시키고, 상기 버퍼 산화막(11)을 예를 들어 불산을 이용한 습식 식각공정에 의해 제거함으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 이와 동시에, 상기 반도체 기판(10)의 로직 셀 영역의 질화막과 버퍼 산화막에도 동일하게 제거시킨다.

이때, 상기 소자 분리막(39)의 상부면은 상기 반도체 기판(10)의 액티브 영역의 표면과의 단차(T3)를, 예를 들어 도 1의 단차(T1)보다 상당히 큰 1500Å 이상의 단차를 갖는 것이 가능한 반면에, 상기 메모리 셀 영역의 소자 분리막의 상부면은 종래와 마찬가지로 상기 반도체 기판의 액티브 영역의 표면과의 작은 단차를 이루는 것이 가능하다.

이후, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 액티브 영역에 대하여 웰 형성, 채널 스톱 형성, 펀치스루 방지 및 문턱 전압 조절 등을 위한 이온주입공정을 진행할 수가 있다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.

도 2c를 참조하면, 그런 다음, 상기 반도체 기판(10)의 액티브 영역 상에 열산화공정에 의해 게이트 절연막(41), 예를 들어 게이트 산화막을 예를 들어, 60~100Å의 두께로 성장시킨다.

이어서, 예를 들어 저압 화학 기상 증착 공정 등을 이용하여 상기 게이트 절연막(41)과 소자 분리막(39) 상에 도 2d의 플로팅 게이트(43)를 위한 도전층, 예를 들어 다결정 실리콘층(42)을 1000~1500Å의 두께로 적층한다.

이때, 인시튜(insitu) 상태로 상기 다결정 실리콘층(42)을 적층하면서 고농도의 불순물로 도핑시킨다. 물론, 상기 다결정 실리콘층(42)의 적층 후에 상기 다결정 실리콘층(42)을 이온주입공정에 의해 고농도로 도핑하는 것도 가능하다.

따라서, 상기 다결정 실리콘층(42)의 상부면은 상기 반도체 기판(10)의 액티브 영역의 중앙부(B)에서 평탄화 표면을 이루지 못하고 요철면을 이룸으로써 도 2d의 플로팅 게이트(43)의 상부면을 확대시킬 수가 있다. 이는 상기 소자 분리막(39)이 도 2b에 도시된 바와 같이, 상기 반도체 기판(10)의 액티브 영역의 표면에 대해 큰 단차(T3)를 갖기 때문이다.

도 2d를 참조하면, 이후, 사진식각공정을 이용하여 상기 반도체 기판(10)의 액티브 영역 및 상기 액티브 영역과 인접한 소자 분리막(39) 상부의 에지부분을 제외한 영역에 존재하는 다결정 실리콘층(42)을 제거함으로써 플로팅 게이트(43)를 형성한다.

따라서, 본 발명은 상기 플로팅 게이트(43)의 상부면을 확대시킴으로써 상기 플로팅 게이트(43)의 표면적을 확대시킬 수가 있으므로 상기 플로팅 게이트(43)의 사이즈를 확대하지 않으면서도 플래시 메모리 소자의 커플링 비율을 증가시키고 나아가 구동전압을 낮출 수가 있다.

이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 반도체 기판의 액티브 영역에 엘디디 영역과 소스/드레인 영역을 형성한다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.

도 2e를 참조하면, 그런 다음, 상기 플로팅 게이트(43)를 포함하여 상기 반 도체 기판(10)의 전역 상에 예를 들어 산화막과 질화막 및 산화막을 순차적으로 적층함으로써 유전막(45)을 형성한다.

이후, 상기 유전막(45) 상에 예를 들어 다결정 실리콘층을 2000~3000Å의 두께로 적층하고 나서 사진식각공정을 이용하여 상기 다결정 실리콘층을 원하는 부분을 남기고 불필요한 부분을 제거시킴으로써 상기 플로팅 게이트(43)를 동시에 지나가는 콘트롤 게이트(47)를 형성한다.

따라서, 본 발명은 상기 플로팅 게이트(43)의 사이즈를 증가시키지 않으면서도 상기 플로팅 게이트(43)의 표면적을 확대시킴으로써 상기 플로팅 게이트(43)와 유전막(45) 및 콘트롤 게이트(47)로 구성되는 커패시터의 정전 용량을 증가시킬 뿐만 아니라 커플링 비율도 증가시킬 수가 있으므로 상기 플로팅 게이트(43)에 대한 전하의 주입이나 인출을 용이하게 수행할 수 있다. 따라서, 플래시 메모리 소자의 프로그램 및 소거의 동작이 낮은 구동 전압에서도 원활하게 수행할 수가 있다.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 플래시 메모리 소자의 제조 방법은 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 버퍼 산화막과 질화막의 적층 구조를 형성하고, 상기 반도체 기판의 필드 영역을 식각함으로써 트렌치를 형성하고, 상기 트렌치에 소자 분리막을 위한 절연막을 갭 필링하고, 화학적 기계적 연마 공정을 이용하여 상기 절연막을 평탄화시킴으로써 상기 트렌치에 소자 분리막을 형성하되, 상기 소자 분리막의 상부면을 상기 반도체 기판의 액티브 영역의 표면과의 큰 단차를 갖도록 평탄화시키고, 상기 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하며 플로팅 게이트를 형성하고, 상기 플로팅 게이트와 함께 상기 소자 분리막 상에 유전막을 형성하고, 상기 유전막 상에 콘트롤 게이트를 형성한다.

따라서, 본 발명은 상기 플로팅 게이트의 상부면을 요철면으로 형성함으로써 상기 플로팅 게이트의 표면적을 확대시킬 수가 있으므로 상기 플로팅 게이트의 사이즈를 증가시키지 않으면서도 커플링 비율도 증가시킬 수가 있다. 따라서, 플래시 메모리 소자의 프로그램 및 소거 동작을 낮은 구동 전압에서도 원활하게 수행할 수가 있다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (8)

1. 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 패턴의 버퍼 산화막과 질화막의 적층 구조를 형성한 후 상기 반도체 기판의 필드 영역을 식각함으로써 트렌치를 형성하는 단계;

   상기 트렌치에 소자 분리막을 위한 절연막을 갭 필링하기 위해 상기 반도체 기판 상에 상기 절연막을 적층하는 단계;

   상기 절연막과 질화막을 평탄화시킴으로써 상기 트렌치에 소자 분리막을 형성하되, 상기 소자 분리막의 상부면을 상기 반도체 기판의 액티브 영역의 표면과의 단차를 확대하기 위한 잔존 두께로 상기 질화막을 잔존시키는 단계;

   상기 질화막 및 버퍼 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계;

   상기 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성하는 단계;

   상기 반도체 기판 전면 상에 다결정 실리콘을 증착하여 상기 액티브 영역의 중앙부를 요철면으로 형성하는 단계;

   상기 액티브 영역 및 상기 액티브 영역과 인접한 소자 분리막 상부의 에지부분을 제외한 영역에 존재하는 다결정 실리콘을 제거하여 플로팅 게이트를 형성하는 단계;

   상기 플로팅 게이트 상에 유전막을 적층하는 단계; 및

   상기 유전막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 질화막을 1500~2000Å의 잔존 두께로 잔존시키는 것 을 특징으로 하는 플래시 메모리 소자의 제조 방법.
3. 제 1 항에 있어서, 상기 플로팅 게이트를 1000~1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서, 상기 질화막 및 버퍼 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계는

   상기 반도체 기판의 메모리 셀 영역을 마스킹함과 아울러 상기 반도체 기판의 로직 셀 영역을 노출시킨 식각 마스크층의 패턴을 형성하는 단계;

   상기 로직 셀 영역의 소자 분리막을 1000~1500Å의 두께로 식각시키는 단계; 및

   상기 식각 마스크층의 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
5. 제 4 항에 있어서, 상기 로직 셀 영역의 소자 분리막을 질화막과 산화막의 식각 선택비가 50:1 이상의 식각 선택비로 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 5 항에 있어서, 상기 로직 셀 영역의 소자 분리막을 건식 식각공정과 습식 식각공정 중 어느 하나에 의해 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 6 항에 있어서, 상기 건식 식각공정은 CHF₃/Ar/O₂ 가스를 기본으로 한 식각 가스의 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
8. 제 6 항에 있어서, 상기 습식 식각공정은 BHF(buffered HF) 용액을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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