JP2007013171A - ナンドフラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】 本発明は、ナンドフラッシュメモリ素子及びその製造方法に関するものであり、フローティングゲートの静電容量を増加させて、素子の信頼度を向上させる製造方法を提供する。
【解決手段】素子分離膜が形成された半導体基板１００の上部に、第1導電膜１０４及びハードマスク膜を順に形成した後、上記ハードマスク膜及び第1導電膜の所定領域をエッチングする段階と、全体構造の上部に第2導電膜１０８を形成した後、上記ハードマスク膜の上部を露出するように上記第2導電膜を除去する段階と、上記ハードマスク膜を除去して上記第1及び第2導電膜からなるかめ構造の3次元フローティングゲートを形成する段階と、全体構造の上部に誘電体膜１１０及びコントロールゲート用導電膜１１２を形成する段階を含むことにより、フローティングゲートの静電容量を増加させてプログラム速度を向上させることができる。
【選択図】 図１ｅ

Description

本発明は、ナンドフラッシュメモリ素子の製造方法に関するものであり、特に、フローティングゲートの表面積を広げてプログラム速度を向上させるためのナンドフラッシュメモリ素子の製造方法に関するものである。
一般的な非揮発性メモリ素子の製造方法は、素子分離膜が形成された半導体基板の上部にトンネル酸化膜、フローティングゲート用導電膜、誘電体膜及びコントロールゲート用導電膜を順に形成してフラッシュメモリ素子を形成したが、素子の線幅が益々微細になるにつれて自己整列フローティングゲート(SAFG;Self Align Floating Gate、以下‘SAFG’という)を用いてフラッシュメモリ素子を形成する方法が開発された。SAFGを用いてフラッシュメモリ素子を形成する方法は、半導体基板の上部にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順に形成した後、パッド窒化膜、第１ポリシリコン膜、トンネル酸化膜及び半導体基板をパターニングしてトレンチを形成する。トレンチをHDP酸化膜で埋め込んだ後、パッド窒化膜の上部が露出されるまで研磨工程を実施する。残留するパッド窒化膜を除去してニップルを有する素子分離膜を形成した後、全体構造の上部に第２ポリシリコン膜及びバッファ膜を形成する。その後、素子分離膜のニップルが露出されるように第２ポリシリコン膜及びバッファ膜を研磨してフローティングゲート電極を形成した後、全体構造の上部に誘電体膜及びコントロールゲート用導電膜を形成してフラッシュメモリ素子を形成する。
非揮発性のフラッシュメモリ素子は、集積度が高くなり、セル(cell)サイズが小さくなるほどセル間のカップリングと電荷を蓄積させた状態でのデータ信頼度がより重要であるため、電荷損失量を含む高い電荷をフローティングゲートに蓄積させてデータ信頼度を高めている。
しかし、データ信頼度を高めるためには、誘電体膜の静電容量をトンネル酸化膜より大きく増加させなければならない。誘電体膜の静電容量を増加させるため、高誘電物質であるHfO2、ZrO2、HfAlO(HAO)等を開発しているが、この物質は、高電圧での漏洩電流が大きいため、高電圧を要求するフラッシュメモリ素子では適用し難い。
上述した問題を解決するために案出された本発明の目的は、フローティングゲートの静電容量を増加させて素子の信頼度を向上させるためのナンドフラッシュメモリ素子の製造方法を提供することにある。
本発明の一実施例によるナンドフラッシュメモリ素子の製造方法は、素子分離膜が形成された半導体基板の上部に第1導電膜及びハードマスク膜を順に形成した後、上記ハードマスク膜及び第１導電膜の所定領域をエッチングする段階と、全体構造の上部に第2導電膜を形成した後、上記ハードマスク膜の上部を露出するように上記第2導電膜を除去する段階と、上記ハードマスク膜を除去して上記第１及び第２導電膜からなるかめ構造の３次元フローティングゲートを形成する段階と、全体構造の上部に誘電体膜及びコントロールゲート用導電膜を形成する段階を含むナンドフラッシュメモリ素子の製造方法を提供する。
本発明の一実施例によるナンドフラッシュメモリ素子の製造方法は、半導体基板の上部に形成されたハードマスク膜及び第１導電膜の所定領域をエッチングする段階と、湿式エッチング工程で上記ハードマスク膜角の部分を丸く形成する段階と、上記ハードマスク膜の側面にスペーサ形態の第２導電膜を形成する段階と、上記ハードマスク膜を除去してかめ構造の３次元フローティングゲートを形成した後、全体構造の上部に誘電体膜を形成する段階を含むナンドフラッシュメモリ素子の製造方法を提供する。
上述した通り、本発明の効果は次の通りである。
第一に、かめ(jar)構造の３次元フローティングゲートを形成し、フローティングゲートの表面積を広げて静電容量を増加させることにより、カップリング増加によりプログラム速度が向上され得る効果がある。
第二に、素子の縮小化(shrink)時に、誘電体膜の表面積の減少を相殺して高集積素子開発を容易にすることにより、生産費用の節減及び歩留まりが向上され得る。
以下、添付した図面を参照して本発明の実施例を詳しく説明すれば、次の通りである。
図１ａ〜図１ｅは、本発明の一実施例によるナンドフラッシュメモリ素子の製造方法を説明するために順に示した素子の断面図である。
図１ａを参照すれば、素子分離膜が形成された半導体基板(100)の上部にトンネル酸化膜(102)、フローティングゲート用の第１導電膜(104)及び第１ハードマスク膜(106)を順に形成する。この時、第１ハードマスク膜(106)は、500Å〜6000Åの厚さで窒化膜を利用して形成することが望ましく、第１導電膜(104)は、ポリシリコン膜で形成することが望ましい。第１ハードマスク膜(106)及び第１導電膜(104)の一部をエッチングする。この時、第１ハードマスク膜(106)のみをエッチングする方法と、第１導電膜(104)をトンネル酸化膜(102)の上部に50Å〜100Åの厚さ程度残留するようにエッチングする方法と、第１導電膜(104)を全部除去する方法がある。
図１ｂを参照すれば、第１ハードマスク膜(106)の角部を50℃〜100℃の温度でH3PO4で湿式エッチングして丸く形成する。この時、第１ハードマスク膜(106)は200Å〜5000Åの厚さで残留するようにする。HF、BOEなどを用いて第１導電膜(104)の界面に存在する自然酸化膜を除去し、全体構造の上部にフローティングゲート用の第２導電膜(108)を形成する。この時、第２導電膜(108)は、ポリシリコン膜で形成することが望ましい。
図１ｃを参照すれば、エッチバック工程で第２導電膜(108)をエッチングして第１ハードマスク膜(106)の上部を露出させ、トンネル酸化膜(102)の上部が一部露出されるように第１導電膜(104)をエッチングし、ゲートとゲートとの間が分離されるようにして第１ハードマスク膜(106)の側面に第２導電膜(108)がスペーサ形態で形成されるようにする。この時、第１導電膜(104)のエッチング工程は、0.1mTorr〜100mTorrの圧力の下にプラズマエッチングでCl2、HBr、SF6などを用いて実施する。
図１ｄを参照すれば、上部が露出された第１ハードマスク膜(106)を完全に除去して第１及び第２導電膜(104及び108)からなるかめ構造の３次元のフローティングゲートを形成する。この時、第１ハードマスク膜(106)は、H3PO4、H2O2、H2O、HF、BOEなどを用いて除去する。
図１ｅを参照すれば、全体構造の上部に誘電体膜(110)を形成する。この時、誘電体膜(110)は、450℃〜900℃の温度で50Å〜200Åの厚さで形成する。
全体構造の上部に、誘電体膜(110)の代わりにONO膜または高い誘電率を有する高誘電物質を適用する。この時、高誘電物質は、HfO2、ZrO2、Al2O3、Al2O3-HfO2、SrTiO3、BaTiO3、SrTiO3、La2O3などを混合して30Å〜500Åの厚さで形成し、ALD(Atomic Layer Deposition)及びCVD(Chemical Vapor Deposition)方式を適用する。その後、高誘電物質に含まれた炭素(C)等の不純物を除去するために、N2O、NO及びプラズマアニール工程を実施するか、またはN2O、NO、O2等のガスを用いるRTP(Rapid Thermal Annealing)方式を適用する。この時、プラズマアニール工程は100℃〜700℃の温度で実施し、N2O及びNOアニール工程とN2O、NO、O2等のガスを用いるRTP方式は450℃〜1000℃の温度で実施する。全体構造の上部にコントロールゲート用の第３導電膜(112)、タングステン膜(114)またはタングステンシリサイド膜及び第２ハードマスク膜(116)を順に形成した後、パターニングしてコントロールゲートを形成する。この時、第３導電膜(112)はポリシリコン膜で形成することが望ましい。
上記のように、上部が露出された第１ハードマスク膜(106)を完全に除去してかめ構造の３次元のフローティングゲートを形成することにより、フローティングゲートの表面積が広くなり静電容量を増加させる。フローティングゲートの表面積が広くなることにより誘電体膜(110)の表面積が広くなる。
本発明の他の実施例は、一実施例によるナンドフラッシュメモリ素子の製造過程と同一の工程段階を有する。しかし、本発明の他の実施例は、一般的な素子分離膜が形成された半導体基板(100)の代わりにSA-STI(Self Aligned Shallow Trench Isolation)が形成された半導体基板(100)を適用してフローティングゲートを形成するものであり、これについて詳しく説明すれば、次の通りである。SA-STI形成方法は、半導体基板の上部にパッド酸化膜及びパッド窒化膜を形成した後、パッド窒化膜、パッド酸化膜及び半導体基板をエッチングして所定の深さを有するトレンチを形成する。その後、トレンチが埋め込められるように全体構造の上部に絶縁膜を形成した後、パッド窒化膜の上部が露出されるまで絶縁膜を研磨して平坦化された素子分離膜を形成する。この時、研磨工程はCMP(ChemicalMechanical Polishing)工程を用いることが望ましい。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものではないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明の一実施例によるナンドフラッシュメモリ素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例によるナンドフラッシュメモリ素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例によるナンドフラッシュメモリ素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例によるナンドフラッシュメモリ素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例によるナンドフラッシュメモリ素子の製造方法を説明するために示した素子の断面図である。
符号の説明
100:半導体基板
102:トンネル酸化膜
104:第１導電膜
106:第１ハードマスク膜
108:第２導電膜
110:誘電体膜
112:第３導電膜
114:タングステン膜
116:第２ハードマスク膜

Claims (18)

  1. 素子分離膜が形成された半導体基板の上部に、第１導電膜及びハードマスク膜を順に形成した後、上記ハードマスク膜及び第１導電膜の所定領域をエッチングする段階と、
    全体構造の上部に第２導電膜を形成した後、上記ハードマスク膜の上部を露出するように上記第２導電膜を除去する段階と、
    上記ハードマスク膜を除去して上記第１及び第２導電膜からなるかめ構造の３次元フローティングゲートを形成する段階と、
    全体構造の上部に誘電体膜及びコントロールゲート用導電膜を形成する段階を含むことを特徴とするナンドフラッシュメモリ素子の製造方法。
  2. 上記第１及び第２導電膜は、ポリシリコン膜で形成することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  3. 上記ハードマスク膜は、500Å〜6000Åの厚さで形成することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  4. 上記ハードマスク膜及び第１導電膜エッチング工程は、上記ハードマスク膜のみをエッチングするか、上記第１導電膜が50Å〜100Åの厚さ程度残留するようにエッチングするか、または上記第１導電膜を全部除去することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  5. 上記ハードマスク膜は、角部を湿式エッチングして丸く形成し、200Å〜5000Åの厚さで残留するようにすることを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  6. 上記ハードマスク膜エッチング工程は、50℃〜100℃の温度でH3PO4を用いることを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  7. 上記第２導電膜エッチング工程は、エッチバック工程で上記第２導電膜をエッチングして上記ハードマスク膜の上部を露出させ、上記第１導電膜をエッチングしてゲートとゲートを分離させて上記ハードマスク膜の側面に上記第２導電膜をスペーサ形態で形成することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  8. 上記第１導電膜はプラズマエッチングとしてCl2、HBr、SF6などを用いて除去することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  9. 上部が露出された上記ハードマスク膜は、H3PO4、H2O2、H2O、HF、BOEなどを用いて完全に除去することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  10. 上記誘電体膜は、450℃〜900℃の温度で50Å〜200Åの厚さで形成することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  11. 上記誘電体膜は、ONO膜または高誘電物質であるHfO2、ZrO2、Al2O3、Al2O3-HfO2、SrTiO3、BaTiO3、SrTiO3、La2O3等を用いることを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  12. 上記高誘電物質は、ALD及びCVD方式を適用して形成することを特徴とする請求項１１に記載のナンドフラッシュメモリ素子の製造方法。
  13. 上記高誘電物質に含まれた不純物除去は、N2O、NO及びプラズマアニール工程を実施するものとN2O、NO、O2等のガスを用いるRTP方式を適用することを特徴とする請求項１１に記載のナンドフラッシュメモリ素子の製造方法。
  14. 上記プラズマアニール工程は、100℃〜700℃の温度で実施することを特徴とする請求項１３に記載のナンドフラッシュメモリ素子の製造方法。
  15. 上記N2O及びNOアニールは、450℃〜1000℃の温度で実施することを特徴とする請求項１３に記載のナンドフラッシュメモリ素子の製造方法。
  16. 上記N2O及びNOアニール工程と上記N2O、NO、O2等のガスを用いるRTP方式は、450℃〜1000℃の温度で実施することを特徴とする請求項１３に記載のナンドフラッシュメモリ素子の製造方法。
  17. 上記３次元のフローティングゲートを、自己整列素子分離膜を適用する素子において自己整列されたフローティングゲートの上部に形成することを特徴とする請求項１に記載のナンドフラッシュメモリ素子の製造方法。
  18. 半導体基板の上部に形成されたハードマスク膜及び第１導電膜の所定領域をエッチングする段階と
    湿式エッチング工程で上記ハードマスク膜角の部分を丸く形成する段階と
    上記ハードマスク膜の側面にスペーサ形態の第２導電膜を形成する段階と、
    上記ハードマスク膜を除去してかめ構造の３次元フローティングゲートを形成した後、全体構造の上部に誘電体膜を形成する段階を含むことを特徴とするナンドフラッシュメモリ素子の製造方法。
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