CN106972020B - 一种半导体器件及其制作方法、电子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 95
- 238000007667 floating Methods 0.000 claims abstract description 55
- 230000005641 tunneling Effects 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 88
- 238000000034 method Methods 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 22
- 239000000126 substance Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 39
- 239000002356 single layer Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 16
- 238000010168 coupling process Methods 0.000 abstract description 16
- 238000005859 coupling reaction Methods 0.000 abstract description 16
- 230000015654 memory Effects 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 229910052732 germanium Inorganic materials 0.000 description 9
- 239000012212 insulator Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000003698 laser cutting Methods 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分，在所述隔离结构位于所述半导体衬底之上的部分的两个侧壁上形成有凹槽；在所述半导体衬底上形成隧穿介电层和浮栅，所述浮栅包括位于所述隧穿介电层之上的部分和位于所述凹槽中的部分；去除所述隔离结构位于所述半导体衬底之上的部分；形成覆盖所述浮栅和半导体衬底的栅极介电层以及位于所述栅极介电层之上的控制栅。该制作方法可以形成提高器件的栅耦合系数。该半导体器件和电子装置具有栅耦合系数高的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。
图1示出一种常规的快闪存储器的结构示意图。如图1所示，该快闪存储器包括衬底100，浅沟槽隔离(STI)101，隧穿氧化层102、浮栅103、ONO(氧化物氮化物氧化层叠层)层104及控制栅105。快闪存储器的栅耦合系数是一个较为重要的参数，对于快闪存储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。栅耦合系数(coupling ratio)主要取决于控制栅105和浮栅103之间的电容，电容越大，栅耦合系数越大，反之亦然。而控制栅105和浮栅103之间的电容大小，主要取决于控制栅105和浮栅103之间的接触面积以及控制栅105和浮栅103之间介电层的介电常数，随着高介电常数的介电层的逐步使用，如何优化控制栅105和浮栅103之间的接触面积成为提供快闪存储器栅耦合系数的一个主要方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制造方法，可以提高快闪存储器的栅耦合系数，进而提高快闪存储器的性能，并降低快闪存储器的功耗。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分，在所述隔离结构位于所述半导体衬底之上的部分的两个侧壁上形成有凹槽；步骤S2：在所述半导体衬底上形成隧穿介电层和浮栅，所述浮栅包括位于所述隧穿介电层之上的部分和位于所述凹槽中的部分；步骤S3：去除所述隔离结构位于所述半导体衬底之上的部分；步骤S4：形成覆盖所述浮栅和半导体衬底的栅极介电层以及位于所述栅极介电层之上的控制栅。
进一步地，所述步骤S1包括：步骤S10：在所述半导体衬底上形成具有开口的掩膜层，以所述掩膜层为掩膜刻蚀所述半导体衬底形成沟槽，填充所述沟槽形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分，且所述隔离结构的高度低于所述掩膜层的高度；步骤S11：在所述开口中，在所述隔离结构上形成牺牲材料层，所述牺牲材料层的高度低于所述掩膜层的高度；步骤S12：在所述开口两侧的侧壁上形成侧墙，并以所述侧墙为掩膜刻蚀所述牺牲材料层，以去除所述牺牲材料层位于所述开口中间区域的部分；步骤S13：以隔离材料填充所述开口，形成高度和所述掩膜层一致的隔离结构；步骤S14：去除所述掩膜层和剩余的牺牲材料层，以在所述隔离结构位于所述半导体衬底之上的部分的两个侧壁上形成凹槽。
进一步地，所述步骤S10包括：在所述半导体衬底上形成具有开口的掩膜层，以所述掩膜层为掩膜刻蚀所述半导体衬底形成沟槽，填充所述沟槽形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体之上的部分；平坦化所述隔离结构，以使所述隔离结构的高度与所述掩膜层的高度一致；去除一部分所述隔离结构以使所述隔离结构的高度低于所述掩膜层。
进一步地，所述步骤S11包括：在所述开口中，在所述隔离结构上形成牺牲材料层；平坦化所述牺牲材料层，以使所述牺牲材料层的高度与所述掩膜层的高度的一致；去除一部分所述牺牲层材料，以使所述牺牲材料层的高度低于所述掩膜层的高度。
进一步地，所述步骤S12包括：在所述牺牲材料层和掩膜层上形成侧墙材料层；蚀刻所述侧墙材料层以在所述开口两侧的侧壁上形成侧墙；以所述侧墙为掩膜刻蚀所述牺牲材料层，以去除所述牺牲材料层位于所述开口中间区域的部分。
本发明的半导体器件的制造方法，通过形成十字形的浮栅，增大了控制栅和浮栅之间的接触面积，从而增大了控制栅和浮栅之间的电容，因而使得器件的栅耦合系数增大，进而提高了器件的性能并降低了器件的功耗。
本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底中形成有隔离结构，在所述半导体衬底上形成有隧穿介电层，在所述隧穿介电层之上形成有浮栅、以及位于所述浮栅之上的栅极介电层和控制栅，其中所述浮栅的剖面呈“十字”形。
本发明提出的半导体器件具有更高的栅耦合系数，因而性能更好，且功耗更低。
本发明再一方面提供一种电子装置，其包括一种半导体器件以及与所述半导体器件相连接的电子组件，所述半导体器件包括：半导体衬底，在所述半导体衬底中形成有隔离结构，在所述半导体衬底上形成有隧穿介电层，在所述隧穿介电层之上形成有浮栅、以及位于所述浮栅之上的栅极介电层和控制栅，其中所述浮栅的剖面呈“十字”形。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了一种常规快闪存储器的结构示意图；
图2示出了根据本发明的半导体器件的制作方法的步骤流程图；
图3A～图3L示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图5示出了根据本发明一实施方式的半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，为了提高快闪存储器的耦合系数，进而提高快闪存储器的性能，并降低其功耗，本发明提供一种半导体器件的制造方法，用于制作快闪存储器，如图2所示，该方法包括：步骤201：提供半导体衬底，在所述半导体衬底上形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分，在所述隔离结构位于所述半导体衬底之上的部分的两个侧壁上形成有凹槽；步骤202：在所述半导体衬底上形成隧穿介电层和浮栅，所述浮栅包括位于所述隧穿介电层之上的部分和位于所述凹槽中的部分；步骤S203：去除所述隔离结构位于所述半导体衬底之上的部分；步骤S204：形成覆盖所述浮栅和半导体衬底的栅极介电层以及位于所述栅极介电层之上控制栅。
本发明的半导体器件的制造方法，通过形成十字形的浮栅，增大了控制栅和浮栅之间的接触面积，从而增大了控制栅和浮栅之间的电容，因而使得器件的栅耦合系数增大，进而提高了器件的性能并降低了器件的功耗。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图3A～图3L以及图4对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，执行步骤401：在所述半导体衬底上300形成具有开口的掩膜层，以所述掩膜层为掩膜刻蚀所述半导体衬底300形成沟槽，填充所述沟槽形成隔离结构303，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体之上的部分，且所述隔离结构303的高度与所述掩膜层的高度一致，所形成的结构如图3A所示。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
隔离结构303，比如为STI(浅沟槽隔离结构)通过本领域常用方法形成，示例性性，隔离结构303的形成包括下述步骤：在所述半导体衬底300上垫底氧化层301，所述垫底氧化层301示例性地为二氧化硅层，其通过热氧化法形成，厚度为
作为后续氮化硅层的应力缓冲层；在所述垫底氧化层301上形成氮化硅层302作为所述掩膜层，所述氮化硅层302通过CVD方法形成，厚度为
在后续STI隔离材料填充中保护有源区，并可作为后续CMP的阻挡层；刻蚀所述垫底氧化层(pad oxide)301和氮化硅层302，即通过光刻技术图形化有源区，并通过合适的诸如干法刻蚀或湿法刻蚀的方法刻蚀所述垫底氧化层301和氮化硅层302形成所述开口，然后以所述垫底氧化层301和氮化硅层302为掩膜刻蚀半导体衬底300形成沟槽；在所述沟槽的侧壁和底部上形成阻挡氧化层(未示出)，用于防止后续STI隔离材料填填充中对半导体衬底300的污染；在所述沟槽中填充隔离材料，比如硅的氧化物以形成槽隔离结构。
进一步地，在本实施例中，所述隔离材料不仅填充所述半导体衬底300中的沟槽，而且还填充所述垫底氧化层301和氮化硅层302中的开口，因而所形成隔离结构303包括位于所述半导体衬底沟槽中的部分以及位于所述半导体之上的部分。
可以理解的是，在填充隔离材料时，不可避免会在所述氮化层302的表面之上也形成隔离材料，因而当填充完隔离材料之后，可以通过诸如CMP(化学机械研磨)、机械研磨等平坦化方法去除隔离材料高于氮化层302的部分，以使得且所述隔离结构303的高度与所述掩膜层(氮化硅层302)的高度一致。
接着，执行步骤402，去除一部分所述隔离结构303以使所述隔离结构303的高度低于所述掩膜层，所形成的结构如图3B所示。
示例性，在本实施例中，通过回蚀刻(etch back)去除一部分所述隔离结构303，以使所述隔离结构303的高度低于氮化硅层302。所述回蚀刻工艺可以为湿法蚀刻工艺或干法蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。示例性，在本实施中，通过湿法刻蚀工艺，比如合适浓度的氢氟酸来执行所述回蚀刻以去除一部分隔离结构。
接着，执行步骤403，在所述开口中，在所述隔离结构303上形成牺牲材料层304，所述牺牲材料层304的高度低于所述掩膜层的高度，所形成的结构如图3D所示。
示例性地，在本实施例中，牺牲材料层304通过下述步骤形成：
如图3C所示，在所述开口中，在所述隔离结构303上形成牺牲材料层304，所述牺牲材料层304的高度与所氮化硅层302的高度一致。示例性地，在本实施例中，牺牲材料层304为多晶硅层，其可以通过本领域常用的PVD、CVD、ALD等方法形成。然而，应当明白的是，牺牲材料层304并不局限于多晶硅，而是可根据需要选用其他合适材料。
可以理解的是，在形成牺牲材料层304时，不可避免会在所述氮化层302的表面之上也形成牺牲材料层，因而沉积完牺牲材料层之后，可以通过诸如CMP(化学机械研磨)、机械研磨等平坦化方法去除牺牲材料层高于氮化层302的部分，以使得且所述牺牲材料层304的高度与所述掩膜层(氮化硅层302)的高度一致。
然后，如图3D所示，去除一部分牺牲材料层304，以使牺牲材料层304的高度低于第一掩膜层(氮化硅层302)的高度。示例性地，可以通过回蚀刻去除牺牲材料层304，所述回蚀刻工艺可以为湿法蚀刻工艺或干法蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。
示例性，在本实施中，采用干法刻蚀工艺对隔离结构303执行回蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
接着，执行步骤404，在所述开口的两侧的侧壁上形成侧墙306，所形成的结构如图3F所示。
示例性，在本实施例中，侧墙306的通过下述步骤形成：
首选，如图3E所示，在所述述牺牲材料层304和氮化硅层302上形成一定厚度的侧墙材料层305，示例性地，侧墙材料层采用二氧化硅，其可以通过PVD、CVD、ALD以及热氧化法等方法形成。示例性地，在本实施例中，侧墙材料层305通过CVD方法形成。
然后，如图3F所示，蚀刻所述侧墙材料层305以在所述开口的两侧的侧壁上形成侧墙306。蚀刻方法可以采用合适的干法蚀刻，比如反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
接着，执行步骤405，以所述侧墙306为掩膜刻蚀所述牺牲材料层304，以去除所述牺牲材料层304位于所述开口中间区域的部分，所形成的结构如图3G所示。
示例性地，如图3G所示，以侧墙306为掩膜，以隔离结构303作为停止层，通过合适的干法刻蚀工艺去除牺牲材料层304位于所述开口中间区域的部分，并保留位于开口两侧的部分，即位于侧墙306之下的部分。
接着，执行步骤406，以隔离材料填充所述开口，形成高度和所述掩膜层一致的隔离结构，所形成的结构如图3H所示。
示例性地，如图3H所示，通过在开口中沉积隔离材料，比如二氧化硅，其可以通过PVD、CVD、ALD方法形成，来填充所述开口，以使隔离结构303的高于与氮化层302的高度一致。
可以理解的是，在向所述开口中填充隔离材料时，不可避免会在开口外部或氮化硅302之上也形成隔离材料，因而当填充完毕之后，可以通过诸如CMP等平坦化所述隔离材料，以隔离结构303的高于与氮化层302的高度一致。
接着，执行步骤407，去除所述掩膜层和剩余的牺牲材料层304，以在所述隔离结构303位于所述半导体衬底300之上的部分的两个侧壁上形成凹槽307，所形成的结构如图3I所示。
示例性地，在本实施例中通过湿法刻蚀工艺去除氮化硅层302和牺牲材料层304。具体地，可以首先通过合适浓度的磷酸去除淡化硅层302，然后通过合适浓度的硝酸和氢氟酸混合液去除牺牲材料层304，以在所述隔离结构303位于所述半导体衬底300之上的部分的两个侧壁上形成凹槽307。
接着，执行步骤408，在所述半导体衬底300之上形成隧穿介电层308和浮栅309，所述浮栅包括位于隧穿介电层308之上的部分和位于所述凹槽307之中的部分，所形成的结构如图3J所示。
示例性，在本实施例中，具体地，首先通过干法刻蚀或湿法刻蚀去除垫氧化层301，然后通过PVD、CVD、ALD或热氧化法在半导体衬底300上形成隧穿介电层308。示例性，在本实施例中，隧穿介电层308为二氧化硅。然后，在隧穿介电层308至少沉积浮栅材料层，比如多晶硅，形成浮栅309。在沉积浮栅材料层的过程不仅在在隧穿介电层308之上沉积还在凹槽307中沉积，因而所形成的浮栅309包括位于隧穿介电层308之上的部分和位于所述凹槽307之中的部分。浮栅309的具体可以通过本领域常用的PVD、CVD、ALD等方法完成，在此不再赘述。
如图3J所示，浮栅309括位于隧穿介电层308之上的部分和位于所述凹槽307之中的部分，即浮栅309的剖面呈十字形状。
接着，执行步骤409，去除所述隔离结构303位于所述半导体衬底300之上的部分，所形成的结构如图3K所示。
示例性，在本实施例中通过湿法刻蚀工艺去除隔离结构303位于所述半导体衬底300之上的部分，比如通过合适浓度的氢氟酸，并通过刻蚀时间来去除隔离结构303位于所述半导体衬底300之上的部分。
最后，执行步骤410，形成覆盖所述浮栅和半导体衬底的栅极介电层310以及位于所述栅极介电层310之上控制栅311，所形成的结构如图3L所示。
示例性，在本实施中，栅极介电层310采用ONO层，即氧化物、氮化物氧化物结构，这样不仅具有良好的界面性能，而且具有较高的介电常数。控制栅311采用常用的多晶硅材料，栅极介电层310和控制栅311通过本领域常用的方法形成，在此不再赘述。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如离子掺杂，其都包括在本实施制作方法的范围内。
可以理解的是，本发明提出的半导体器件的制造方法，不仅可以用于制快速存储器器件，而且可以用于制造其他类似适用于该方法的具有分离栅结构的器件。
本实施例的半导体器件制造方法通过形成十字形状的浮栅，增大了控制栅和浮栅之间的接触面积，从而增大了控制栅和浮栅之间的电容，因此提高了器件的栅耦合系数，进而提高了器件的性能，并降低了器件的功耗。
实施例二
本发明还提供一种半导体器件，如图5所示，该半导体器件包括：半导体衬底500，在所述半导体衬底500中形成有隔离结构501，在所述半导体衬底500上形成有隧穿介电层502，在所述隧穿介电层502之上形成有浮栅503、以及位于所述浮栅503之上的栅极介电层504和控制栅505，其中所述浮栅503的剖面呈“十字”形。
其中半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构501为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底500的构成材料选用单晶硅。
进一步地，隧穿介电层502可以采用本领域常用的材料，比如二氧化硅，浮栅503和和控制栅505可以采用诸如多晶硅等常用材料。而栅极介电层504则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。
本实施例的半导体器件，由于控制栅和浮栅具有较大的接触面积，因而栅耦合系数增大，进而性能提高，功耗降低。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，在所述半导体衬底中形成有隔离结构，在所述半导体衬底上形成有隧穿介电层，在所述隧穿介电层之上形成有浮栅、以及位于所述浮栅之上的栅极介电层和控制栅，其中所述浮栅的剖面呈“十字”形。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
进一步地，隧穿介电层可以采用本领域常用的材料，比如二氧化硅，浮栅和和控制栅可以采用诸如多晶硅等常用材料。而栅极介电层则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于所包含的半导体器件的控制栅和浮栅具有较大的接触面积，因而栅耦合系数增大，进而性能提高，功耗降低，因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (6)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，在所述半导体衬底上形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分，在所述隔离结构位于所述半导体衬底之上的部分的两个侧壁上形成有凹槽；
在所述半导体衬底上形成隧穿介电层和浮栅，所述浮栅包括位于所述隧穿介电层之上的部分和位于所述凹槽中的部分，所述浮栅的剖面呈“十字”形；
去除所述隔离结构位于所述半导体衬底之上的部分；
形成覆盖所述浮栅和半导体衬底的栅极介电层以及位于所述栅极介电层之上的控制栅；其中，
在所述半导体衬底上形成所述隔离结构和所述凹槽的步骤包括：
在所述半导体衬底上形成具有开口的掩膜层，以所述掩膜层为掩膜刻蚀所述半导体衬底形成沟槽，填充所述沟槽形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分，且所述隔离结构的高度低于所述掩膜层的高度；
在所述开口中，在所述隔离结构上形成牺牲材料层，所述牺牲材料层的高度低于所述掩膜层的高度；
在所述开口两侧的侧壁上形成侧墙，并以所述侧墙为掩膜刻蚀所述牺牲材料层，以去除所述牺牲材料层位于所述开口中间区域的部分；
以隔离材料填充所述开口，形成高度和所述掩膜层一致的隔离结构；
去除所述掩膜层和剩余的牺牲材料层，以在所述隔离结构位于所述半导体衬底之上的部分的两个侧壁上形成凹槽。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述半导体衬底上形成所述隔离结构的步骤包括：
在所述半导体衬底上形成具有开口的掩膜层，以所述掩膜层为掩膜刻蚀所述半导体衬底形成沟槽，填充所述沟槽形成隔离结构，所述隔离结构包括位于所述半导体衬底沟槽中的部分以及位于所述半导体衬底之上的部分；
平坦化所述隔离结构，以使所述隔离结构的高度与所述掩膜层的高度一致；
去除一部分所述隔离结构以使所述隔离结构的高度低于所述掩膜层。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述开口中，在所述隔离结构上形成所述牺牲材料层的步骤包括：
在所述开口中，在所述隔离结构上形成牺牲材料层；
平坦化所述牺牲材料层，以使所述牺牲材料层的高度与所述掩膜层的高度的一致；
去除一部分所述牺牲材料层，以使所述牺牲材料层的高度低于所述掩膜层的高度。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述开口两侧的侧壁上形成侧墙，并以所述侧墙为掩膜刻蚀所述牺牲材料层，以去除所述牺牲材料层位于所述开口中间区域的部分的步骤包括：
在所述牺牲材料层和掩膜层上形成侧墙材料层；
蚀刻所述侧墙材料层以在所述开口两侧的侧壁上形成侧墙；
以所述侧墙为掩膜刻蚀所述牺牲材料层，以去除所述牺牲材料层位于所述开口中间区域的部分。
5.一种采用权利要求1-4中的任一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，在所述半导体衬底中形成有隔离结构，在所述半导体衬底上形成有隧穿介电层，在所述隧穿介电层之上形成有浮栅、以及位于所述浮栅之上的栅极介电层和控制栅，其中所述浮栅的剖面呈“十字”形，所述浮栅为单层结构。
6.一种电子装置，其特征在于，包括如权利要求5所述的半导体器件以及与所述半导体器件相连接的电子组件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610017702.XA CN106972020B (zh) | 2016-01-12 | 2016-01-12 | 一种半导体器件及其制作方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610017702.XA CN106972020B (zh) | 2016-01-12 | 2016-01-12 | 一种半导体器件及其制作方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106972020A CN106972020A (zh) | 2017-07-21 |
| CN106972020B true CN106972020B (zh) | 2020-11-27 |
Family
ID=59334196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610017702.XA Active CN106972020B (zh) | 2016-01-12 | 2016-01-12 | 一种半导体器件及其制作方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106972020B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530963B (zh) * | 2019-09-19 | 2022-10-28 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制作方法 |
| CN116053210B (zh) * | 2023-03-30 | 2023-06-27 | 合肥新晶集成电路有限公司 | 半导体结构的制备方法及半导体结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101783349A (zh) * | 2009-01-15 | 2010-07-21 | 旺宏电子股份有限公司 | 资料储存结构、记忆装置以及该记忆装置的制造工艺 |
| CN103839892A (zh) * | 2012-11-26 | 2014-06-04 | 李迪 | 一种半导体结构及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080067442A (ko) * | 2007-01-16 | 2008-07-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
| US7785963B2 (en) * | 2008-02-22 | 2010-08-31 | Macronix International Co., Ltd. | Method for fabricating inverted T-shaped floating gate memory |
| CN104103592A (zh) * | 2013-04-02 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存存储器的制造方法 |
| CN104658979B (zh) * | 2013-11-19 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其形成方法 |
| CN105097475A (zh) * | 2014-05-13 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 栅极结构及其形成方法 |
| CN105206520B (zh) * | 2014-06-25 | 2018-02-02 | 中芯国际集成电路制造(上海)有限公司 | 一种浮栅的制作方法 |
-
2016
- 2016-01-12 CN CN201610017702.XA patent/CN106972020B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106972020A (zh) | 2017-07-21 |
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|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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