CN108022932B - 一种半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在半导体衬底上形成多层叠层结构，在所述层叠结构中形成沟道孔，并在沟道孔的表面上形成存储层和沟道材料层；在沟道孔的顶部形成顶部沟道材料层，以密封所述沟道孔；在顶部沟道材料层的表面形成平坦层；去除平坦层和层叠结构表面上的部分顶部沟道材料层；去除层叠结构表面上剩余的顶部沟道材料层，其中，在去除层叠结构表面上剩余的顶部沟道材料层时采用顶部沟道材料层对层叠结构中的顶部介质层具有高选择性的蚀刻工艺。该制作方法可以避免沉积过后的顶部多晶硅层，且具有较大工艺窗口，因而制作成本降低。该半导体器件和电子装置具有类似的优点。

Description

一种半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，以及业界对集成密度高、存储容量大的存储器的需求，3D NAND(三维NAND)存储器应运而生。一种3D NAND的结构如图5所示，其包括多层的存储阵列1，位于存储阵列1下方的底层选择栅LS(Lower SG)和源线SL(Source Line)、位于存储阵列1上方的顶层选择栅US(Upper SG)、位于顶层选择栅上面的位线BL(Bit Line)，以及从存储阵列1每一层延伸出来的控制栅CG(Control Gate)。对于每一层的存储器来说，由这一层的控制栅延伸出来，通过错位排布的接触插塞连接到控制电压信号输入线2。

在目前的3D NAND器件的制作方法一般包括如下步骤：首先在半导体衬底上形成多层交错层叠的牺牲层和隔离层；然后在所述多层交错层叠的牺牲层和隔离层中形成沟道孔(channel hole)；接着，在沟道孔表面形成介质层和存储层；接着，在介质层和存储层上形成多晶硅间隙壁(spacer)；接着，形成顶部多晶硅层以密封该沟道孔；接着，进行平坦化以去除层叠结构表面的多晶硅层。然而，顶部多晶硅的平坦化由于以下原因常常成为量产瓶颈：1)，采用多晶硅CMP(化学机械抛光)工艺对顶部多晶硅进行平坦化则成本较高，大大增加了器件的制作成本，不利于降低3D NAND器件每位的成本；2)采用回蚀刻(etch back)方法对顶部多晶硅进行平坦化则会遇到多晶硅残余和足够的过蚀刻之间的平衡问题和工艺窗口小的问题，因为：过蚀刻量不够，则会存在多晶硅残余较多的问题，过蚀刻量过大，则会使顶部多晶硅向沟道孔凹陷，影响后续制作工艺和器件性能。

因此，需要提出一种新的半导体器件及其制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件及其制作方法，可以避免沉积过后的顶部多晶硅层，且具有较大工艺窗口，因而制作成本降低。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括牺牲层和位于所述牺牲层上的介质层，在所述层叠结构中形成沟道孔，并在所述沟道孔的表面上形成存储层和沟道材料层；在所述沟道孔的顶部形成顶部沟道材料层，以密封所述沟道孔；在所述顶部沟道材料层的表面形成平坦层；去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层；去除所述层叠结构表面上剩余的顶部沟道材料层，其中，在去除所述层叠结构表面上剩余的顶部沟道材料层时采用顶部沟道材料层对所述层叠结构中的顶部介质层具有高选择性的蚀刻工艺。

进一步地，所述沟道材料层和所述顶部沟道材料层为多晶硅层。

进一步地，所述平坦层为通过流动性化学气相沉积工艺或旋涂法形成的氧化层。

进一步地，在去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层时采用具有低选择性的回蚀刻工艺。

进一步地，在去除所述层叠结构表面上剩余的顶部沟道材料层时，所采用的蚀刻工艺使得所述部沟道材料层对所述层叠结构中的顶部介质层的选择性在3:1以上。进一步地，在去除所述层叠结构表面上剩余的所述顶部沟道材料层时采用非等离子基的干法蚀刻工艺。

进一步地，在所述非等离子基的干法蚀刻工艺采用的蚀刻气体为NF3或NH3。

进一步地，在形成所述沟道材料层之后还包括下述步骤：在所述沟道孔中形成支撑柱。

进一步地，所述支撑柱的高度低于所述层叠结构中的顶部介质层的表面。

进一步地，还包括下述步骤：去除所述牺牲层，并在所述介质层之间形成控制栅层。

进一步地，所述控制栅层包括金属钨层。

本发明提出的半导体器件的制作方法，在形成顶部沟道材料层之后，在其上形成平坦层，然后通过回蚀刻去除该平坦层和部分顶部多晶硅层，由于平坦层的原因使得在层叠结构的表面剩余的顶部沟道材料层更均匀，随后通过高选择性工艺去除层叠结构的表面剩余的顶部沟道材料层，而不损伤层叠结构的顶部介质层，这样避免了形成过厚的顶部沟道材料层，且由于没有使用多晶硅CMP工艺，因而制作成本降低，同时在去除层叠结构的表面的顶部沟道材料层时，采用高选择性蚀刻工艺，扩大了工艺窗口。

本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括控制栅层和位于所述控制栅层上的介质层，在所述层叠结构中形成有沟道孔，并在所沟道孔的表面上形成存储层和沟道材料层，在所述沟道孔的顶部形成顶部沟道材料层，所述顶部沟道材料层的表面与所述层叠结构中的顶部介质层的表面对齐。

本发明提出的半导体器件，制作成本降低，工艺窗口增大。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图2A～图2E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；

图3示出了根据本发明一实施方式的半导体器件的剖视图；

图4示出了根据本发明一实施方式的电子装置的示意图；

图5示出了目前一种3D NAND半导体器件的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，现有的3D NAND存储器的制作方法，在沟道孔填充顶部多晶硅时会遇到CPM成本高，或多晶硅残余和足够的过蚀刻之间的平衡问题，本发明针对这种情况，提出一种半导体器件的制作方法，用于制作3D NAND器件，以克服上述问题。如图1所示，该制作方法包括：步骤101，提供半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括牺牲层和位于所述牺牲层上的介质层，在所述层叠结构中形成沟道孔，并在所述沟道孔的表面上形成存储层和沟道材料层；步骤102，在所述沟道孔的顶部形成顶部沟道材料层，以密封所述沟道孔；步骤103，在所述顶部沟道材料层的表面形成平坦层；步骤104，去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层；步骤105，去除所述层叠结构表面上剩余的顶部沟道材料层，其中，在去除所述层叠结构表面上剩余的顶部多沟道材料层时采用顶部沟道材料层对所述层叠结构中的顶部介质层具有高选择性的蚀刻工艺。

本发明提出的半导体器件的制作方法，在形成顶部沟道材料层之后，在其上形成平坦层，然后通过回蚀刻去除该平坦层和部分顶部沟道材料层，由于平坦层的原因使得在层叠结构的表面剩余的顶部沟道材料层更均匀，随后通过高选择性工艺去除层叠结构的表面剩余的顶部沟道材料层，而不损伤层叠结构的顶部介质层，这样避免了形成过厚的顶部沟道材料层，且由于没有使用多晶硅CMP工艺，因而制作成本降低，同时在去除层叠结构的表面的顶部沟道材料层时，采用高选择性蚀刻工艺，扩大了工艺窗口。

需要说明的是，本文所谓的顶部沟道材料层对所述层叠结构中的顶部介质层具有高选择性的蚀刻工艺指的采用该蚀刻工艺时，顶部沟道材料层对所述层叠结构中的顶部介质层的选择性在3:1以上，使得在蚀刻时基本去除顶部沟道材料层，而不会去除层叠结构中的顶部介质层。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图2A～图2E对本发明一实施方式的半导体器件的制作方法做详细描述。

首先，如图2A所示，提供半导体衬底200，所述半导体衬底200至少包括存储区域，在所述存储区域的半导体衬底200上形成多层叠层结构，每一叠层结构包括牺牲层201和位于所述牺牲层201上的介质层202，在所述层叠结构中形成沟道孔203，在所沟道孔的表面上形成存储层204和沟道材料层205，并在所述沟道孔203中形成支撑柱206。

其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底200中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

多层叠层结构可以通过多次沉积工艺形成，其中牺牲层201可以采用各种合适的材料，介质层202可以采用常用的电介质材料，例如氧化物、氮化物或氮氧化物，并且牺牲层201和介质层202之间具有较高的选择性，以便后续通过湿法工艺去除牺牲层201。示例性地，在本实施例中，牺牲层201采用氮化硅，介质层202采用氧化硅，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

沟道孔203可以通过本领域常用的光刻、蚀刻工艺形成，沟道孔203用于形成存储层和沟道层。示例性地，在本实施例中，存储层204采用氧化物-氮化物-氧化物结构，其中氮化物，例如氮化硅用于存储电荷，氧化物用于使氮化物与沟道层和控制栅层隔离。存储层204形成在沟道孔203的侧壁上，其可以通过炉管工艺(furnace)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

沟道材料层205形成在沟道孔的表面上，即形成在沟道孔203的侧壁和底部上，且位于存储层204之上。沟道材料层205可以采用各种合适的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP等。示例性地，在本实施例中沟道材料层205采用多晶硅，其可以通过ALD工艺在沟道孔203表面生长形成。

支撑柱206用于支撑沟道材料层205、存储层204等结构，防止其坍塌。示例性地，在本实施例中，支撑柱206采用氧化物，当形成沟道材料层205之后，通过填充沟道孔203形成支撑柱206，即在沟道孔203的中心区域形成支撑柱206，以支撑沟道材料层205、存储层204等结构。支撑柱206可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

示例性地，在本实施例中，支撑柱206的高度低于层叠结构的顶部介质层202A的高度，或支撑柱206的顶部低于顶部介质层202A的表面。

接着，如图2B所示，在所述沟道孔203的顶部形成顶部沟道材料层207，以密封所述沟道孔203。

示例性地，通过炉管工艺(furnace)、CVD(化学气相沉积)、ALD(原子层沉积)等方法在填充沟道孔203，以形成顶部沟道材料层207。优选地，顶部沟道材料层207的表面与层叠结构中的顶部介质层202A对齐，然后由于不可避免会在层叠结构表面也形成顶部沟道材料层，因而本实施例中，也可使顶部沟道材料层207的表面稍微高于层叠结构中的顶部介质层202A的表面，并且如图2B所示，由于沟道孔203的存在，顶部沟道材料层207会在沟道孔203的位置产生凹陷，从而造成表面不平坦，不利于后续操作。

示例性地，在本实施例中，顶部沟道材料层207采用多晶硅。

接着，如图2C所示，在所述顶部形成顶部沟道材料层207表面形成平坦层208。

示例性地，平坦层208采用流动性化学气相沉积(FCVD oxide)氧化物或旋涂氧化物(Spin-on-oxide)等填充性和平坦性好的材料，以提高表层的平坦度或均匀度。流动性化学气相沉积或旋涂氧化物可以通过流动性化学气相沉积工艺或旋涂法形成，在此不再赘述。

接着，如图2D所示，执行回蚀刻，去除平坦层208和层叠结构表面上的部分所述顶部沟道材料层207。

示例性地，在本实施例中，采用低选择性的等离子蚀刻工艺执行该回蚀刻，以去除平坦层208和层叠结构表面上的部分所述顶部沟道材料层207，这样由于蚀刻工艺的低选择性便可以同时去除平坦层208和表层的顶部沟道材料层207，并且层叠结构表面上的部分所述顶部沟道材料层207也具有较高的平坦度。

示例性地，在本实施例中，采用CxFy、N2、He、O2等气体作为所述回蚀刻的蚀刻气体，蚀刻参数优选具有低选择性和强离子轰击的参数，例如具有大的射频功率，以提高等离子的轰击能量，从而降低等离子蚀刻的选择性，并提高离子轰击。

需要说明的此处所谓的低选择性等离子蚀刻工艺指的是蚀刻对除平坦层208和层叠结构表面上的部分所述顶部沟道材料层207基本无蚀刻选择性，理想状况下选择性为1:1或接近1:1。示例性，该低选择性蚀刻工艺可以采用高等离子物理轰击(如超过1kw的偏置功率)，其可以实现第选择性。当然也可以采用其他可以实现低选择性的工艺，例如使用偏化学蚀刻的工艺，示例性地，例如低于100w偏置功率下的纯CF4蚀刻工艺。

最后，如图2E所示，去除所述层叠结构表面上剩余的顶部沟道材料层207。

为了在去除所述层叠结构表面上剩余的顶部沟道材料层207的同时不损伤层叠结构中的顶部介质层202A，在本实施例中，优选地在蚀刻时使顶部沟道材料层207对顶部介质层202A具有高选择性的蚀刻工艺。示例性地，在本实施例中，采用非等离子基干法蚀刻工艺(non-plasma based dry etching)，该工艺可以使例如多晶硅对二氧化硅具有高达100:1的选择性，非常适合去除所述层叠结构表面上剩余的顶部沟道材料层207。非等离子基干法蚀刻工艺(non-plasma based dry etching)典型过程包括先通过蚀刻等离子与待去除的材料层反应形成易挥发的固态层，然后通过热处理使该固态层挥发从而去除相应的材料层，由于其不是利用等离子轰击进行蚀刻因而称为非等离子基干法蚀刻工艺。

示例性地，在本实施例中，非等离子基干法蚀刻工艺采用的蚀刻气体为NF3、NH3等气体。

在本实施例中，通过非等离子基干法蚀刻工艺可以实现例如多晶硅(顶部沟道材料层)对二氧化硅(顶部介质层)具有高达100:1的选择性，因此在蚀刻时基本只会去除多晶硅，而不会损伤二氧化硅，造成顶部介质层损失。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，在本实施例的制作方法中，半导体衬底可以包括存储区域，接触插塞区域(如图5所示)以及外围区等结构，本实施例中出于简洁仅示出于本发明相关的存储区域的制作过程，并不表示本实施例的器件不包括其他区域。

此外，本实施例的半导体器件的制作方法除了上述步骤之外，还可以包括其他步骤：例如去除牺牲层201，并在介质层202之间形成控制栅层。控制栅层可以采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。或者采用诸如金属钨等金属材料以获得更低的电阻。

本发明提出的半导体器件的制作方法，在形成顶部沟道材料层之后，在其上形成平坦层，然后通过回蚀刻去除该平坦层和部分顶部多晶硅层，由于平坦层的原因使得在层叠结构的表面剩余的顶部沟道材料层更均匀，随后通过高选择性工艺去除层叠结构的表面剩余的顶部沟道材料层，而不损伤层叠结构的顶部介质层，这样避免了形成过厚的顶部沟道材料层，且由于没有多晶硅CMP工艺，因而制作成本降低，同时在去除层叠结构的表面的顶部沟道材料层时，采用高选择性蚀刻工艺，扩大了工艺窗口。

实施例二

本发明还提供一种采用上述方法制作的半导体器件，如图3所示，该半导体器件包括：半导体衬底300，所述半导体衬底300至少包括存储区域，在所述存储区域的半导体衬底300上形成有多层叠层结构，每一叠层结构包括控制栅层301和位于所述控制栅层301上的介质层302，在所述层叠结构中形成有沟道孔303，并在所沟道孔的表面上形成存储层304和沟道材料层305，在所述沟道孔303中形成支撑柱306，并在所述支撑柱306上形成顶部沟道材料层307，所述顶部沟道材料层307的表面与所述层叠结构中的顶部介质层302A的表面对齐。

其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。

控制栅层301可以例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。或者采用诸如金属钨等金属材料以获得更低的电阻。示例性地，在本实施例中，控制栅层301采用金属钨，其采用如2A至图2E所示类似的方法形成，在此不再赘述。

介质层302可以采用常用的电介质材料，例如氧化物、氮化物或氮氧化物。示例性，在本实施例中，电介质层302采用氧化硅。

沟道孔303可以通过本领域常用的光刻、蚀刻工艺形成，沟道孔303用于形成存储层和沟道层。示例性地，在本实施例中，存储层304形成在沟道孔303的侧壁上，采用氧化物-氮化物-氧化物结构，其中氮化物，例如氮化硅用于存储电荷，氧化物用于使氮化物与沟道层和控制栅层隔离。

沟道材料层305形成在沟道孔的表面上，即形成在沟道孔303的侧壁和底部上，且位于存储层304之上。沟道材料层305可以采用各种合适的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP等。示例性地，在本实施例中沟道材料层305采用多晶硅。

支撑柱306用于支撑沟道材料层305、存储层304等结构，防止其坍塌。示例性地，在本实施例中，支撑柱306采用氧化物，支撑柱306的高度低于层叠结构的顶部介质层302A的高度，或支撑柱306的顶部低于顶部介质层302A的表面。

顶部沟道材料层307示例性地，通过炉管工艺(furnace)、CVD(化学气相沉积)、ALD(原子层沉积)等方法在填充沟道孔303，以形成顶部沟道材料层307。优选地，顶部沟道材料层307的表面与层叠结构中的顶部介质层302A对齐。

本实施例的半导体器件，制作成本降低，工艺窗口增大。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括控制栅层和位于所述控制栅层上的介质层，在所述层叠结构中形成有沟道孔，并在所沟道孔的表面上形成存储层和沟道材料层，在所述沟道孔的顶部形成顶部沟道材料层，所述顶部沟道材料层的表面与所述层叠结构中的顶部介质层的表面对齐。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

本发明实施例的电子装置，由于所包含的半导体器件具有制作成本降低，工艺窗口增大的优点。因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括牺牲层和位于所述牺牲层上的介质层，在所述层叠结构中形成沟道孔，并在所述沟道孔的表面上形成存储层和沟道材料层；

在所述沟道孔的顶部形成顶部沟道材料层，以密封所述沟道孔；

在所述顶部沟道材料层的表面形成平坦层；

去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层；

去除所述层叠结构表面上剩余的顶部沟道材料层，

其中，在去除所述层叠结构表面上剩余的顶部沟道材料层时采用顶部沟道材料层对所述层叠结构中的顶部介质层具有高选择性的蚀刻工艺。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述沟道材料层和所述顶部沟道材料层为多晶硅层。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述平坦层为通过流动性化学气相沉积工艺或旋涂法形成的氧化层。

4.根据权利要求1所述的半导体器件的制作方法，其特征在于，在去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层时采用具有低选择性回蚀刻工艺。

5.根据权利要求1所述的半导体器件的制作方法，其特征在于，在去除所述层叠结构表面上剩余的顶部沟道材料层时，所采用的蚀刻工艺使得所述部沟道材料层对所述层叠结构中的顶部介质层的选择性在3:1以上。

6.根据权利要求1-5中的任意一项所述的半导体器件的制作方法，其特征在于，在去除所述层叠结构表面上剩余的所述顶部沟道材料层时采用非等离子基的干法蚀刻工艺。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，在所述非等离子基的干法蚀刻工艺采用的蚀刻气体为NF3或NH3。

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，在形成所述沟道材料层之后还包括下述步骤：

在所述沟道孔中形成支撑柱。

9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述支撑柱的高度低于所述层叠结构中的顶部介质层的表面。

10.根据权利要求1-5中的任意一项所述的半导体器件的制作方法，其特征在于，还包括下述步骤：

去除所述牺牲层，并在所述介质层之间形成控制栅层。

11.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述控制栅层包括金属钨层。

12.一种基于权利要求1至11之一所述制作方法制备得到半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括控制栅层和位于所述控制栅层上的介质层，在所述层叠结构中形成有沟道孔，并在所沟道孔的表面上形成存储层和沟道材料层，在所述沟道孔的顶部形成顶部沟道材料层，所述顶部沟道材料层的表面与所述层叠结构中的顶部介质层的表面对齐。

13.一种电子装置，其特征在于，包括如权利要求12所述的半导体器件以及与所述半导体器件相连接的电子组件。

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