CN107546228B - 一种半导体器件及其制作方法、电子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000003860 storage Methods 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 27
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 27
- 229910052721 tungsten Inorganic materials 0.000 claims description 27
- 239000010937 tungsten Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 25
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- 238000002955 isolation Methods 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 229910052732 germanium Inorganic materials 0.000 description 9
- 239000012212 insulator Substances 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储区域和接触插塞区域；在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；形成覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞；在所述第一介电层上形成第二介电层，并在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞。该制作方法可以降低工艺难度和成本。该半导体器件和电子装置具有结构简单，成本低的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，以及业界对集成密度高、存储容量大的存储器的需求，3D NAND(三维NAND)存储器应运而生。一种3D NAND的结构如图6所示，其包括多层的存储阵列1，位移存储阵列1下方的底层选择栅LS(Lower SG)和源线SL(Source Line)、位于存储阵列1上方的顶层选择栅US(Upper SG)、位于顶层选择栅上面的位线BL(Bit Line)，以及从存储阵列1每一层延伸出来的控制栅CG(Control Gate)。对于每一层的存储器来说，由这一层的控制栅延伸出来，通过错位排布的接触插塞连接到控制电压信号输入线2。由源线SL(Source Line)维持电流从存储阵列单向输出。由字线BL(Bit Line)的选择信号、顶层选择栅US(Upper SG)和底层选择栅LS(Lower SG)共同的选择信号，以及控制栅CG(ControlGate)的选择信号分别从立体空间三个维度(3D)来实现具体某个存储器的选通。其中，控制栅CG(ControlGate)的选择信号控制图中横向的每一层的存储单元的选择。每一层的存储器的控制栅延伸出存储阵列，由接触插塞连接至电压信号输入线22，所述电压信号输入线2作为位线。控制栅CG层按照台阶状依次往上叠，接触插塞沿着台阶依次向上错开排列，以连接到不同的位线(电压信号输入线2)上。
在这样的结构中，控制栅的层数和存储容量呈正比，即台阶的级数和存储容量呈正比。随着人们对于存储容量的追求，需要制作更大容量的存储器，也就需要制作更多层的控制栅，若层数增长到比如128层或者更多倍数的层，这样的结构中，同一步工艺中制作深浅不同的通孔的难度很大，并且台阶结构的控制栅结构和接触插塞使得每位(bite)的成本增加，此外，要制作这种台阶结构的控制栅结构和接触插塞需要很多步的光刻工艺，这相应增加了器件的制作成本。
因此，需要提出一种新的半导体器件及其制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件及其制作方法，可以降低3DNAND结构的制作成本，使得每位成本下降。
本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储区域和接触插塞区域；在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；形成覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；在所述第一介电层上形成第二介电层，并在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞，其中，每个对应的第一接触插塞和第二接触插塞与一个相应的控制栅层连接。
进一步地，形成所述多个第一接触插塞的步骤包括：在所述第一介电层上形成图形化的硬掩膜层，所述图形化的硬掩膜层定义所述多个第一接触插塞在所述第一介电层顶表面的开口位置；以所述硬掩膜层为掩膜刻蚀所述第一介电层，以形成多个倾斜的第一接触孔，每个所述第一接触孔对应延伸至一层所述控制栅层；以导电材料填充所述多个倾斜的第一接触孔以形成所述多个第一接触插塞。
进一步地，采用定向带状束刻蚀工艺刻蚀所述第一介电层，以形成多个倾斜的第一接触孔。
进一步地，所述硬掩膜层为金属硬掩膜层。
进一步地，所述第一接触插塞相对所述半导体衬底的倾斜角度为30～60度。
进一步地，所述第二接触插塞垂直所述半导体衬底设置。
进一步地，所述控制栅层包括金属钨层。
进一步地，所述第一接触插塞和第二接触插塞包括金属钨材料。
本发明提出的半导体器件的制作方法，通过将3DNAND结构分为存储区和接触插塞区域，并在所述接触插塞区域设置倾斜的第一接触插塞和垂直的第二接触插塞，通过该第一接触插塞和第二接触插塞来于控制栅层连接，使得控制栅层无需再形成台阶状，因而减少了光刻、刻蚀步骤，降低了工艺成本和难度。
本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底至少分为存储区域和接触插塞区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；第一介电层，所述第一介电层覆盖所述多层叠层结构以及所述接触插塞区域，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；第二介电层，所述第二介电层位于所述第一介电层上，在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞，其中，每个对应的第一接触插塞和第二接触插塞与一个相应的控制栅层连接。
优选地，所述第一接触插塞相对所述半导体衬底的倾斜角度为30～60度。
优选地，所述第二接触插塞垂直所述半导体衬底设置。
优选地，所述控制栅层包括金属钨层。
优选地，所述第一接触插塞和第二接触插塞包括金属钨材料。
本发明提出的半导体器件，由于不用制作台阶结构的接触插塞，因而制作工艺难度降低，制作成本减少，因而具有结构简单，成本低的优点。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1F示出了目前一种制作3D NAND半导体器件的接触插塞的步骤流程图；
图2示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图3A～图3D示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的剖视图；
图5示出了根据本发明一实施方式的电子装置的示意图；
图6示出了目前一种制作3D NAND半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，现有的3D NAND存储器的制作方法成本较高，下面结合图1A至图1F对目前一种3D NAND的制作方法做简单说明，以便更容易理解本发明。
目前的一种3D NAND的制作方法，包括下述步骤：
首先如图1A所示，提供半导体衬底100，所述半导体衬底至少包括存储区域和控制栅区域，在所述半导体衬底100上形成多层叠层结构，每层叠层结构包括电介质层101和位于电介质层101上的牺牲层102。示例性地，所述电介质层101为氧化物，例如氧化硅，所述牺牲层102为氮化物，例如氮化硅。
然后，如图1B所示，刻蚀所述多层叠层结构以在控制栅区域中形成台阶状层叠结构，该刻蚀方法采用如前所述的常规方法，通过多次光刻刻蚀工艺形成，光刻蚀刻次数与控制删层的层数相关，图1A至图1F中的示例性地示出8层结构，然而其可以为64甚至128。这无疑极大增加了器件的制作成本和存储器每位(bite)的成本，并且制作工艺复杂。
接着，如图1C所示，形成所述多层叠层结构的介电层103。示例性地，所述介电层103为氧化物，例如氧化硅。
接着，如图1D所示，去除所述叠层结构中牺牲层，并沉积控制栅层104。当牺牲层102为氮化硅时，可以采用磷酸进行湿法刻蚀进行去除。当然如果是其他材料，则可以通过相应的刻蚀液去除。控制栅层104可以常用的控制栅材料，例如多晶硅或金属材料。在此，我们采用金属钨以降低控制栅电阻，其可以通过化学沉积方式形成在牺牲层102的位置。
接着，如图1E所示，在所述介电层103中与所述多个控制栅层104对应的接触孔105。具体地，通过光刻、刻蚀工艺在每一台阶上形成与每个控制栅层接触的接触孔。
最后，如图1F所示，填充所述接触孔105形成接触插塞106。示例性，通过化学气相沉法沉积金属钨材料，填充所述接触孔105，当填充完毕之后通过诸如CMP的平坦化操作去除高于介电层103的金属钨形成接触插塞。
可以理解的是，本发明中的改进在于控制栅接触插塞的制作，因而在图1A至图1F中仅示出与控制栅接触插塞相关的区域以及制作步骤，其他区域以及器件层的制作则出于简洁目的未示出。例如，图1A至图1F所示的3D NAND存储器制作方法还包括形成底部选择栅、顶部选择栅以及在存储区中形成存储阵列的步骤等，在此将不做详细说明。
图1A至图1F示出的制作方法中，在形成台阶结构的控制栅结构时需要经过多次光刻刻蚀步骤，增加了工艺成本和存储器每位的成本，而在形成接触孔时需要制作深度不同的接触孔，制作难较大，增加了工艺难度，本发明针对这种情况，提出一种半导体器件的制作方法，用于制作3D NAND器件，以克服上述问题。如图2所示，该制作方法包括步骤201：提供半导体衬底，所述半导体衬底至少分为存储区域和接触插塞区域；步骤102：在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；步骤S103：形成覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；步骤S104：在所述第一介电层上形成第二介电层，并在所述第二介电中形成与所述多个第一接触插塞对应的多个第二接触插塞。
本发明提出的半导体器件的制作方法，通过将3DNAND结构分为存储区和接触插塞区域，并在所述接触插塞区域设置倾斜的第一接触插塞和垂直的第二接触插塞，通过该第一接触插塞和第二接触插塞来于控制栅层连接，使得控制栅层无需再形成台阶状，因而减少了光刻、刻蚀步骤，降低了工艺成本和难度。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图3A～图3D对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，如图3A所示，提供半导体衬底300，所述半导体衬底300至少分为存储区域和接触插塞区域，在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层301及位于电介质层301上方的控制栅层302。在所述半导体衬底300上形成有覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层303，在所述第一介电层303上形成有图形化的硬掩膜层304。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底300上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底300中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
多层叠层结构可以通过多次沉积工艺形成，其中电介质层301可以采用常用的电介质材料，例如氧化物、氮化物或氮氧化物。示例性，在本实施例中，电介质层301采用氧化硅，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
控制栅层302可以例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。或者采用诸如金属钨等金属材料以获得更低的电阻。当采用多晶硅材料时，其可以直接通过多次沉积来形成，当采用诸如金属钨等材料时，则优选地，采用如图1A至图1F所示方法类似的方法，通过形成牺牲层，以及去除牺牲层上再沉积的方法形成，以提高各层之间的附着力。示例性地，在本实施例中，控制栅层302采用金属钨，其采用如图1A至图1F所示类似的方法形成，在此不再赘述。
第一介电层303至少覆盖所述存储区域和所述接触插塞区域，其可以采用常用介电材料，例如PSG、BSG、BPSG、USG、低K介质或超低K(ULK)介质。第一介电层303可以通过诸如TEOS CVD工艺、PECVD硅烷工艺、PECVD TEOS工艺、O3-TEOS工艺以及诸如PVD、CVD、ALD等常用工艺形成。
图形化的硬掩膜层304可以采用各种合适的掩膜材料，例如氧化物、氮化物、氮氧化物等，其中优选地，图形化的硬掩膜层304和所述第一介电层303之间具有高选择性。示例性地，在本实施例中，图形化的硬掩膜层304采用金属硬掩膜层，例如氮化钛、氮化铝等，其可以PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)以及溅镀、磁控溅射等方法形成，并通过光刻、刻蚀工艺图形化。图形化的硬掩膜层304暴露第一接触插塞在第一介电层303上表面的开口位置。
接着，如图3B所示，在所述第一介电层303中形成多个倾斜的第一接触插塞305，每个所述第一接触插塞305对应连接至一层所述控制栅层302。
示例性地，在本实施例中，首先采用定向带状束刻蚀(Directed ribbon beametch)刻蚀工艺，以所述图形化的硬掩膜层304为掩膜刻蚀所述第一介电层303，从而形成多个倾斜的第一接触孔。该第一接触孔相对半导体衬底300的倾斜角度示例性为30～60度。并且，如图3B所示，每个所述第一接触孔对应延伸至一层所述控制栅层302，以实现与控制栅的连接，从而向每个控制栅层输入电信号。
其中，定向带状束刻蚀(Directed ribbon beam etch)刻蚀工艺用于实现各种角度的刻蚀，具体参见06FA02-1J.Vac.Sci.Technol.B33(6),Nov/Dec 2015文献中公开的内容。刻蚀气体包含CF4、CHF3等气体，可选地还可以包括O2、N2等气体。流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
当形成第一接触孔之后，以导电材料填充所述多个倾斜的第一接触孔以形成所述多个第一接触插塞305，每个第一接触孔插塞305对应连接至一层所述控制栅层302，以实现与控制栅的连接，从而向每个控制栅层输入电信号。
示例性地，在本实施例中，第一接触插塞305采用金属钨材料，其形成过程例如为：首先在半导体衬底300通过CVD方法沉积金属钨，该金属钨会填充至所述第一接触孔内的导电材料，当填充完毕之后通过诸如CMP(化学机械平坦化)等平坦化操作区域高于第一介电层303上表面的金属钨材料从而形成所述多个第一接触插塞305。
接着，如图3C所示，在所述第一介电层303上形成第二介电层306。
第二介电层306至少覆盖所述存储区域和所述接触插塞区域，其可以采用常用介电材料，例如PSG、BSG、BPSG、USG、低K介质或超低K(ULK)介质。第一介电层303可以通过诸如TEOS CVD工艺、PECVD硅烷工艺、PECVD TEOS工艺、O3-TEOS工艺以及诸如PVD、CVD、ALD等常用工艺形成。
最后，如图3D所示，在所述第二介电层306中形成与所述多个第一接触插塞305对应的多个第二接触插塞307。
具体地，首先在第二介电层306上形成图形化的掩膜层，该掩膜层可以是光刻胶层，也可以是硬掩膜层，然后以该图形化的掩膜层为掩膜通过合适的湿法或干法刻蚀工艺刻蚀所述第二介电层306，以形成与所述多个第一接触插塞305对应的多个第二接触孔，然后以导电材料填充所述第二接触孔以形成第二接触插塞307。
示例性地，在本实施例中，第二接触插塞307采用金属钨材料，其形成过程例如为：首先在半导体衬底300通过CVD方法沉积金属钨，该金属钨会填充至所述第二接触孔内的导电材料，当填充完毕之后通过诸如CMP(化学机械平坦化)等平坦化操作区域高于第二介电层306上表面的金属钨材料从而形成所述多个第二接触插塞307。
优选地，在本实施例中，第二接触插塞307垂直设置在所述第二介电层306中，因而在刻蚀形成第二接触孔时，各接触孔深度一致，刻蚀难度较低，这样降低了整个制作工艺的难度，进而降低了制作成本。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本发明中的改进在于控制栅接触插塞的制作，因而在图3A至图3D中仅示出与控制栅接触插塞相关的区域以及制作步骤，其他区域以及器件层的制作则出于简洁目的未示出。即，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。例如，图3A至图3D示的3D NAND存储器制作方法还包括形成底部选择栅、顶部选择栅以及在存储区中形成存储阵列的步骤等，其采用目前工艺类似的制作方法，在此将不做详细说明。
本发明提出的半导体器件的制作方法，通过将3DNAND结构分为存储区和接触插塞区域，并在所述接触插塞区域设置倾斜的第一接触插塞和垂直的第二接触插塞，通过该第一接触插塞和第二接触插塞来于控制栅层连接，使得控制栅层无需再形成台阶状，因而减少了光刻、刻蚀步骤，降低了工艺成本和难度。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图4所示，该半导体器件包括：半导体衬底400，所述半导体衬底400至少分为存储区域和接触插塞区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括电介质层401及位于电介质层401上方的控制栅层402；第一介电层403，所述第一介电层403覆盖所述多层叠层结构以及所述接触插塞区域，在所述接触插塞区域中的第一介电层403中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞404，所述第一接触插塞404由每一所述控制栅层倾斜延伸至所述第一介电层403的上表面；第二介电层405，所述第二介电层405位于所述第一介电层403上，在所述第二介电层405中形成与所述多个第一接触插塞404对应的多个第二接触插塞406，其中，每个对应的第一接触插塞404和第二接触插塞406与一个相应的控制栅层402连接。
其中半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底400的构成材料选用单晶硅。
电介质层401可以采用常用的电介质材料，例如氧化物、氮化物或氮氧化物。示例性，在本实施例中，电介质层401采用氧化硅，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
控制栅层402可以例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。或者采用诸如金属钨等金属材料以获得更低的电阻。当采用多晶硅材料时，其可以直接通过多次沉积来形成，当采用诸如金属钨等材料时，则优选地，采用如图1A至图1F所示方法类似的方法，通过形成牺牲层，以及去除牺牲层上再沉积的方法形成，以提高各层之间的附着力。示例性地，在本实施例中，控制栅层402采用金属钨，其采用如图1A至图1F所示类似的方法形成，在此不再赘述。
第一介电层403、第二介电层405至少覆盖所述存储区域和所述接触插塞区域，其可以采用常用介电材料，例如PSG、BSG、BPSG、USG、低K介质或超低K(ULK)介质。第一介电层303可以通过诸如TEOS CVD工艺、PECVD硅烷工艺、PECVD TEOS工艺、O3-TEOS工艺以及诸如PVD、CVD、ALD等常用工艺形成。
第一接触插塞404每一所述控制栅层倾斜延伸至所述第一介电层403的上表面，从而使得控制栅层402无需再形成台阶结构，第二接触插塞406对应于第一接触插塞404设置，优选地，在本实施例中，第二接触插塞406垂直所述半导体衬底400设置在所述第二介电层405中，从而降低了工艺难度和制作成本。
本实施例的半导体器件，由于不用制作台阶结构的接触插塞，因而制作工艺难度降低，制作成本减少，因而具有结构简单，成本低的优点。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底至少分为存储区域和接触插塞区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；第一介电层，所述第一介电层覆盖所述多层叠层结构以及所述接触插塞区域，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；第二介电层，所述第二介电层位于所述第一介电层上，在所述第二介电层中形成与所述多个第一接触插塞对应的多个第二接触插塞，其中，每个对应的第一接触插塞和第二接触插塞与一个相应的控制栅层连接。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
优选地，所述第一接触插塞相对所述半导体衬底的倾斜角度为30～60度。
优选地，所述第二接触插塞垂直所述半导体衬底设置。
优选地，所述控制栅层为金属钨层。
优选地，所述第一接触插塞和第二接触插塞采用金属钨材料。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图5示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。
本发明实施例的电子装置，由于所包含的半导体器件具有成本低，制作简单的优点。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底至少包括存储区域和接触插塞区域；
在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层，每层所述控制栅层的尺寸相同，且侧壁齐平；
形成覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；
在所述第一介电层上形成第二介电层，并在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞，
其中，每个对应的第一接触插塞和第二接触插塞与一个相应的控制栅层连接，形成所述多个第一接触插塞的步骤包括：
在所述第一介电层上形成图形化的硬掩膜层，所述图形化的硬掩膜层定义所述多个第一接触插塞在所述第一介电层顶表面的开口位置；
以所述硬掩膜层为掩膜刻蚀所述第一介电层，以形成多个倾斜的第一接触孔，每个所述第一接触孔对应延伸至一层所述控制栅层；
以导电材料填充所述多个倾斜的第一接触孔以形成所述多个第一接触插塞。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，采用定向带状束刻蚀工艺刻蚀所述第一介电层，以形成多个倾斜的第一接触孔。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述硬掩膜层为金属硬掩膜层。
4.根据权利要求1-3任意一项所述的半导体器件的制作方法，其特征在于，所述第一接触插塞相对所述半导体衬底的倾斜角度为30～60度。
5.根据权利要求1-3任意一项所述的半导体器件的制作方法，其特征在于，所述第二接触插塞垂直所述半导体衬底设置。
6.根据权利要求1-3任意一项所述的半导体器件的制作方法，其特征在于，所述控制栅层包括金属钨层。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一接触插塞和第二接触插塞包括金属钨材料。
8.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底至少包括存储区域和接触插塞区域，在所述存储区域的半导体衬底上形成有多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层，每层所述控制栅层的尺寸相同，且侧壁齐平；
第一介电层，所述第一介电层覆盖所述多层叠层结构以及所述接触插塞区域，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；
第二介电层，所述第二介电层位于所述第一介电层上，在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞，
其中，每个对应的第一接触插塞和第二接触插塞与一个相应的控制栅层连接。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一接触插塞相对所述半导体衬底的倾斜角度为30～60度。
10.根据权利要求8所述的半导体器件，其特征在于，所述第二接触插塞垂直所述半导体衬底设置。
11.根据权利要求8所述的半导体器件，其特征在于，所述控制栅层包括金属钨层。
12.根据权利要求8所述的半导体器件，其特征在于，所述第一接触插塞和第二接触插塞包括金属钨材料。
13.一种电子装置，其特征在于，包括如权利要求8-12任意一项所述的半导体器件以及与所述半导体器件相连接的电子组件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610489559.4A CN107546228B (zh) | 2016-06-29 | 2016-06-29 | 一种半导体器件及其制作方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610489559.4A CN107546228B (zh) | 2016-06-29 | 2016-06-29 | 一种半导体器件及其制作方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107546228A CN107546228A (zh) | 2018-01-05 |
| CN107546228B true CN107546228B (zh) | 2020-11-03 |
Family
ID=60962484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610489559.4A Active CN107546228B (zh) | 2016-06-29 | 2016-06-29 | 一种半导体器件及其制作方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107546228B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109273450B (zh) * | 2018-09-04 | 2020-06-23 | 长江存储科技有限责任公司 | 三维存储器的制造方法 |
| CN112768458A (zh) * | 2021-01-29 | 2021-05-07 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005456A (zh) * | 2009-08-26 | 2011-04-06 | 三星电子株式会社 | 包括三维存储单元阵列的半导体存储器件 |
| CN104425509A (zh) * | 2013-08-30 | 2015-03-18 | 三星电子株式会社 | 半导体器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5306080B2 (ja) * | 2009-07-01 | 2013-10-02 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
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- 2016-06-29 CN CN201610489559.4A patent/CN107546228B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102005456A (zh) * | 2009-08-26 | 2011-04-06 | 三星电子株式会社 | 包括三维存储单元阵列的半导体存储器件 |
| CN104425509A (zh) * | 2013-08-30 | 2015-03-18 | 三星电子株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107546228A (zh) | 2018-01-05 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |