CN102005456A - 包括三维存储单元阵列的半导体存储器件 - Google Patents

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Abstract

本发明提供了一种半导体存储器件，包括：实质上平面状的衬底；相对于衬底垂直的存储串，该存储串包括多个存储单元；以及多条伸长的字线，每条字线包括实质上平行于衬底且连接至存储串的第一部分、以及相对于衬底实质上倾斜并且在衬底上延伸的第二部分；其中，多条字线中的第一组与放置在存储串的第一侧的第一导线电连接，多条字线中的第二组与放置在存储串的第二侧的第二导线电连接。

Description

包括三维存储单元阵列的半导体存储器件
相关申请的交叉引用
本专利申请要求如下专利申请的优先权：2009年4月1日提交的韩国专利申请No.10-2009-0028159，2009年8月26日提交的韩国专利申请No.10-2009-0079243，其全部内容作为参考合并在此。
技术领域
本发明公开涉及半导体器件，具体涉及半导体存储器件，其具有改进的具有分布式接触焊盘的三维结构。
背景技术
随着半导体工业的持续发展，要求更高的半导体器件集成度、更少功耗和/或更高速度。具体而言，因为更高的集成度能够提高各种电子设备的规范，并且这是确定产品价格的重要因素，所以更高集成度的重要性日益增长。因此，为实现高度集成的半导体器件，半导体技术已获得长足发展，允许制造具有多种多样结构的半导体器件，从而远离了传统的基本上平面或二维的半导体器件。
随着半导体器件的高度集成以及多样性半导体器件结构的兴起，越来越难以确保针对半导体器件中多样复杂的图案连接到导线和其他图案的工艺余量(process margin)。如果半导体器件制造过程中发生故障，则半导体器件的可靠性降低，这可能导致合并该半导体器件的电子设备性能降低。因此，希望通过确保具有复杂图案的半导体器件中的工艺余量，来增强高度集成的半导体器件的可靠性。
发明内容
本发明构思之一涉及单元阵列与该单元阵列外部的电路之间的连接。因此，本申请的发明构思不应局限于竖向NAND(VNAND)，而应该理解为适用于例如RRAM、MRAM和PRAM等三维存储器件。
本发明公开提供了根据以下示例实施例的形成方法和得到的半导体器件。
根据示例实施例，半导体存储器件包括：实质上平面状衬底；垂直于衬底的存储串(memory string)，该存储串包括多个存储单元；和多条伸长的字线，每条字线包括实质上平行于衬底且连接至存储串的第一部分、以及相对于衬底实质上倾斜且在衬底上方延伸的第二部分，其中多条字线中的第一组与放置在存储串的第一侧的第一导线电连接，多条字线中的第二组与放置在存储串的第二侧的第二导线电连接。
第一组字线中的字线和第二组字线中的字线沿着从存储串的顶部到底部的方向，彼此交替地放置。
伸长的存储串的倾斜角可以是实质上相对于平面衬底成90度。存储串的第一侧可以与存储串的第二侧相对。
多条字线中每一条字线的第一部分可以分别彼此平行。
在存储串的第一侧，多条字线中每一条字线的第二部分可以分别彼此平行，以及在存储串的第二侧，多条字线中每一条字线的第二部分可以分别彼此平行。
交替的第一字线可以分别放置在从存储串顶部到底部计数情况下奇数编号的存储单元上，交替的第二字线可以分别放置在从存储串顶部到底部计数情况下偶数编号的存储单元上。
该器件还可以包括：绝缘帽，放置在存储串的第一侧的偶数编号的字线的第二部分的抬高端部处、以及在存储串的第二侧的奇数编号的字线的第二部分的抬高端部处。
该器件还可以包括：第三组字线，连接至放置在存储串的第三侧面上的第三导线，其中，第一组字线分别连接至从存储串顶部到底部计数情况下模3余1编号的存储单元，第二组字线分别连接至从存储串顶部到底部计数情况下模3余2编号的存储单元，第三组字线分别连接至从存储串顶部到底部计数情况下模3余0编号的存储单元。
多个存储单元中的每一个及其相应的字线可以占据与衬底平面平行放置的不同平面。
在存储串的不同侧面上字线中放置在相同平面中的毗邻部分可以电连接成一条字线。
衬底可以是水平的，存储串是垂直的，该器件还可以包括：周边区，放置在垂直存储串的顶部或顶部上方的表面上。
该器件还可以包括针对接触焊盘的多个导电图案，在多条字线中交替的第一字线与第一导线之间，以及在多条字线中交替的第二字线与第二导线之间。
该器件还可以包括放置在平面衬底上方的周边区。
该周边区可以放置在与导电图案的下表面相同的水平上，或者放置在腔室之上。
字线的倾斜的第二部分可以放置为相对于衬底成大约50到大约90度之间的倾斜角。
倾斜的第二部分可以从每条字线的第一部分的两端开始延伸，来自每条字线的每一对倾斜的第二部分中的一个可以以绝缘帽终止。
该器件还可以包括：多条位线，放置为与存储串和字线中的每一个都实质上垂直。
该器件还可以包括腔室，其中该腔室可以包括衬底中的硅(Si)凹部，伸长的存储串和伸长的字线可以放置在该Si凹部中。
该器件还可以包括腔室，其中该腔室可以包括放置在衬底之上的绝缘壁，伸长的存储串和伸长的字线可以放置在该绝缘壁的周边内。
伸长的字线可以包括金属或硅化物。
包括多个存储单元的存储串可以是实质上柱形的(即，立柱状)、管状的或条面状(bar-sided)的。
该器件还可以包括至少两个行解码器，一个行解码器放置在奇数编号的存储单元一侧，另一个行解码器放置在偶数编号的存储单元一侧。
两个行解码器中的第一行解码器可以分别连接至偶数或奇数串选择线(SSL)、以及偶数字线，第二行解码器可以分别连接至奇数或偶数SSL、以及偶数字线。
两个行解码器中的第一行解码器可以分别连接至所有串选择线(SSL)、以及偶数或奇数字线，第二行解码器可以分别连接至奇数或偶数字线。
衬底可以包括Si，绝缘层可以包括SiO2，字线可以包括金属。
每个存储单元可以包括控制栅极、第一绝缘区域、电荷存储区域和第二绝缘区域。
每个存储单元可以包括作为控制栅极的金属栅极、作为阻挡层的高k区域、作为电荷存储层的氮化物区域、作为隧道层的氧化物区域。
根据示例实施例，一种形成半导体存储器件的方法包括：提供衬底；在衬底上形成腔室；在腔室中沉积多个交替的绝缘层和牺牲层，每一层具有水平的第一部分以及至少一个倾斜的第二部分；形成实质上在衬底的法线方向上的孔，该孔延伸通过所述层直到衬底；将垂直倾斜的存储串沉积到孔中，该存储串包括多个存储单元；用导电层分别替代牺牲层，以形成多条伸长的字线；以及将多条字线中交替的第一字线连接至在存储串的第一侧放置的导线，并将多条字线中交替的第二字线连接至在存储串的第二侧放置的导线。
该方法还可以包括：在存储串顶部的水平处的表面上形成周边区。
垂直存储串可以是条面状的，该方法还可以包括：形成针对x切割的沟槽，以将存储串划分成两个平行的串。
衬底可以包括Si，绝缘层可以包括SiO2，字线可以包括金属。
腔室可以直接凹进到衬底中。
可以通过在衬底上形成绝缘侧壁，在衬底之上形成腔。
每个存储单元可以包括作为控制栅极的金属栅极、第一绝缘区域、电荷存储区域和第二绝缘区域。
每个存储单元可以包括作为控制栅极的金属栅极、作为阻挡层的高k区域、作为电荷存储层的氮化物区域、作为隧道层的氧化物区域。
根据实施例，一种半导体存储器件可以包括：衬底；存储串，放置在衬底上，并实质上在衬底的法线方向上，存储串包括多个存储单元；以及多条字线，每条字线包括实质上平行于衬底且耦接至存储串的第一部分、以及实质上相对于衬底倾斜且向上延伸的第二部分，其中多条字线中交替的第一字线与放置在存储串的第一侧的第一导线电连接，多条字线中交替的第二字线与放置在存储串的第二侧的第二导线电连接。
根据示例实施例，一种半导体存储器件包括：衬底；存储串，放置在衬底上，并实质上在衬底的法线方向上，存储串包括多个存储单元；以及多条字线，每条字线包括实质上平行于衬底且耦接至存储串的第一部分、以及实质上相对于衬底倾斜且向上延伸的第二部分，其中字线包括与放置在存储串的第一侧的第一导线有选择地连接的第一字线、以及与放置在存储串的第二侧的第二导线有选择地连接的第二字线。
字线可以包括至少一条伪字线。
第一侧可以具有第一行解码器，第二侧可以具有第二行解码器。
根据示例实施例，一种半导体存储器件可以包括：衬底；存储串，放置在衬底上，并实质上在衬底的法线方向上，存储串包括多个存储单元；多条字线；以及至少两个行解码器，其中，字线包括与存储串的第一侧的一个行解码器电连接的第一组字线、以及与存储串的第二侧的另一个行解码器电连接的第二组字线。在作为本发明一个实施例的器件中，第一行解码器与存储串的第一侧的一组串选择线(SSL)连接，第二行解码器与存储串的第二侧的另一组SSL连接。
备选地，在本发明的器件中，两个行解码器中的任一个可以与所有的串选择线(SSL)连接。
根据示例实施例，一种形成半导体存储器件的方法包括：提供衬底；在衬底上形成腔室；在腔室中沉积多个交替的绝缘层和导电层，导电层形成多条字线，每一层具有水平的第一部分以及至少一个倾斜的第二部分；形成实质上在衬底的法线方向上的孔，该孔延伸通过所述层直到衬底；将垂直倾斜的存储串沉积到孔中，该存储串包括多个存储单元；以及将多条字线中交替的第一字线连接至在存储串的第一侧放置的接触焊盘，并将多条字线中交替的第二字线连接至在存储串的第二侧放置的接触焊盘。
附图说明
本发明公开提供了一种形成方法以及得到的半导体器件，根据以下示例性附图，其具有至导线的分布式连接，带有或不带有接触焊盘，附图中类似的附图标记可以用于指示类似元件，其中：
图1A和1B示出了根据本发明公开示例实施例的半导体器件的示意平面图；
图2A示出了根据本发明公开示例实施例的沿图1A和1B的线I-I’获得的示意剖面图；
图2B示出了根据本发明公开示例实施例的沿图1A和1B的线I-I’获得的示意剖面图；
图2C示出了根据本发明公开示例实施例的沿图1A和1B的线I-I’获得的示意剖面图；
图3示出了根据本发明公开示例实施例的用于说明例如电荷存储层等信息存储层的示意图；
图4A和4B示出了用于说明根据本发明公开另一示例实施例的半导体器件的示意平面图；
图5A示出了根据本发明公开示例实施例的沿图4A和4B的线II-II’获得的示意剖面图；
图5B示出了根据本发明公开示例实施例的沿图4A和4B的线II-II’获得的示意剖面图；
图5C示出了根据本发明公开示例实施例的沿图4A和4B的线II-II’获得的示意剖面图；
图6A示出了根据本发明公开示例实施例的用于说明信息存储层的示意图；
图6B示出了根据本发明公开示例实施例的用于说明柱形或管形的示例垂直有源区的示意性部分立体图；
图7示出了根据本发明公开示例实施例的用于说明半导体器件的另一条面形垂直有源区的示意平面图；
图8A示出了根据本发明公开示例实施例的沿图7的线III-III’获得的示意剖面图，也示出了周边电路；
图8B示出了根据本发明公开示例实施例的沿图7的线III-III’获得的示意剖面图；
图8C示出了根据本发明公开另一示例实施例的沿图7的线III-III’获得的示意剖面图；
图9示出了用于说明根据本发明公开另一示例实施例的半导体器件的示意平面图；
图10A示出了根据本发明公开示例实施例的沿图9的线IV-IV’获得的示意剖面图；
图10B示出了根据本发明公开另一示例实施例的沿图9的线IV-IV’获得的示意剖面图；
图10C示出了根据本发明公开示例实施例的沿图9的线IV-IV’获得的示意剖面图；
图11A和11B示出了用于说明根据本发明公开示例实施例的半导体器件的示意平面图；
图12A示出了根据本发明公开示例实施例的沿图11A和11B的线V-V’获得的示意剖面图；
图12B示出了根据本发明公开示例实施例的沿图11A和11B的线V-V’获得的示意剖面图；
图12C示出了根据本发明公开示例实施例的沿图11A和11B的线V-V’获得的示意剖面图；
图13A到13H示出了用于说明根据本发明公开示例实施例的形成半导体器件的方法的示意横截面图；
图14A和14B示出了用于说明根据本发明公开示例实施例的半导体器件的示意平面图；
图15A示出了根据本发明公开示例实施例的沿图14A和14B的线VI-VI’获得的示意剖面图；
图15B示出了根据本发明公开示例实施例的沿图14A和14B的线VI-VI’获得的示意剖面图；
图15C示出了根据本发明公开示例实施例的沿图14A和14B的线VI-VI’获得的示意剖面图；
图16A到16I示出了用于说明根据本发明公开示例实施例的形成半导体器件的方法的示意横截面图；
图17示出了根据本发明公开示例实施例的包括半导体器件的存储系统的示意框图；
图18示出了根据本发明公开示例实施例的包括半导体器件的存储卡的示意框图；
图19示出了根据本发明公开示例实施例的安装有半导体器件的信息处理系统的示意框图；以及
图20示出了根据本发明公开示例实施例的非易失性存储设备的示意框图。
具体实施方式
本发明公开示例实施例提供了一种具有改进的分布式接触面积余量的三维半导体存储结构。特别优选的实施例展示了针对更高可靠性的改进的接触工艺余量。此外，本发明提供了一种在字线与至少两个行解码器之间、或者在字线和串选择线与至少两个行解码器之间的连接布局。
参照附图更加详细地描述本发明构思的示例实施例。但是，本发明构思可以不同形式具体实现，并且不应被视为局限于下面给出的实施例。相反，提供这些实施例以使本发明公开对于本领域技术人员全面和完整，并且传达了本发明构思的范围。此外，因为例如数字和/或字符等附图标记用于示例实施例，所以这些根据说明顺序而提供的参考数字和/或字符不是必须局限于该顺序。在附图中，为了清楚示出，可能放大了层和区域的尺寸。还将理解，当将例如层或膜等元素或特征称为“在另一元素或特征上”时，例如在另一层或衬底上，该元素或特征可以直接在另一层或衬底上，或者可以存在插入层。这里所用的术语“和/或”包括相关列举的项目中一个或多个的任一和全部组合。
下面描述根据本发明构思第一实施例的半导体器件。图1A和1B示出了用于说明根据本发明构思实施例的半导体器件，图2A是沿图1A和1B的线I-I’获得的剖面图。
本发明的半导体器件包括存储单元阵列区域、行解码器、列解码器、将存储单元阵列连接到半导体器件外部的元件的互连、以及控制单元，半导体器件外部的元件例如是电压产生器(产生单元)。互连可以连接至导电过孔或插塞、垂直延伸至其他层、图案或线路的焊盘。
本发明的半导体器件包括三维的多个存储单元。根据本发明实施例之一，存储器件包括在平面状衬底之上垂直延伸的存储串。该存储串可以包括控制栅极、第一绝缘层、电荷存储层、第二绝缘层、以及其中要形成沟道的有源区。电荷存储层可以是能够捕获电荷的绝缘层或纳米点(nano dot)、或者任何其他信息存储区域，这可以是可改变的。用于电荷存储的绝缘层包括氮化硅或氧氮化硅，其中，氮的含量比氧的含量多得多。第一绝缘层放置在有源区与电荷存储层之间。第一绝缘层可以包括二氧化硅、或包括二氧化硅、氧氮化硅和氮化硅中任意材料的多个薄(5-150埃)层。第二绝缘层可以放置在电荷存储层与控制栅极之间。第二绝缘层可以是二氧化硅、高k材料、氧化铝中的任何材料或者它们的组合。
有源区可以是多种类型的。例如，形状可以是柱状或筒形、管状或条面形状。管状有源区可以围绕绝缘材料核心。
参照图1A、1B和2A，提供了衬底101。衬底101可以是基于半导体的衬底，可以是实质上平面状的。衬底可以是硅的，优选的是单晶硅。衬底101可以包括掺杂区，例如，包括第一类型掺杂剂的阱(well)。源极区可以放置在衬底101中(未示出)。存储串的一些组可以共享一条源极线，即公共源极线。公共源极区可以放置成盘形式，或者放置在衬底的单元区域内的一些部分内。公共源极区可以包括高浓度的第二导电类型，这与阱中包括的掺杂剂的导电类型不同。例如，在阱包括p型掺杂剂的情况下，公共源极区可以包括高浓度的n型掺杂剂。
衬底101可以是水平方向上呈平面状。可以在衬底101上形成凸起部。该凸起部可以是沉积在衬底101上的。凸起部的材料可以是硅或者是绝缘层的材料。得到的表面包括凹入部A或从平面衬底101凹入的腔室、以及来自凸起部的凸出部B。凹入部A可以包括底表面103、以及彼此面对的第一和第二侧壁105和106。得到的衬底101可以包括从第一和第二侧壁105和106延伸的一个或多个凸出部B。凸出部B的顶表面可以与凹入部A的底表面103平行。可以通过将半导体衬底中对应于凹入部A的部分蚀刻，而将半导体衬底中对应于凸出部B的部分保留，来交替地形成凹入部A和凸出部B。在这种情况下，衬底101可以是一体的衬底。存储单元可以放置在凹入部A中。如果凸起部可以由绝缘层形成，并且要在凸起部上形成周边电路，则可以在凸起部上进一步形成硅层(绝缘体上硅类型，SOI)。
下面，描述存储单元。
形成腔室的凹入部A可以具有与第一侧壁105相邻的第一接触区CR1、以及与第二侧壁106相邻的第二接触区CR2。单元阵列区CAR可以放置在第一接触区CR1与第二接触区CR2之间。即，第一接触区CR1与第二接触区CR2可以彼此分隔开来，中间夹有单元阵列区CAR。可以在衬底101上放置彼此分隔开的导电图案GSL、WL1-WL4、SSL。导电图案GSL、WL1-WL4、SSL可以包括分别在衬底101的凹入部A上的接地选择线GSL、字线WL1-WL4(如图所示)、串选择线(SSL)，可以通过顺序地沿得到的表面堆叠它们来形成。此外，可以在相邻字线之间放置层间绝缘体，用于防止不希望的相邻导体之间的短路。本发明的存储器件可以包括在GSL和/或SSL附近或者在字线之间的伪字线。可以通过堆叠导线和层间绝缘层来形成字线、GSL和SSL。在另一实施例中，可以多次执行堆叠字线、GSL、SSL和层间绝缘层。
存储阵列可以是三维的，这意味着在平面衬底上和/或上方放置能够存储信息的多个存储单元。用于激活存储单元的开关元件可以是晶体管或二极管类型的。存储单元的类型可以是易失性或非易失性的。例如，本发明的存储器件可以是闪速存储器件。
三维存储器的有源区可以是相对于平面衬底101平行或垂直的。优选地，有源区可以是在平面衬底上的垂直有源区。该有源区可以由硅形成，有源区的形状可以是柱形、管状或条面形的。有源区可以由单晶硅、多晶硅形成。有源区可以由随后变换为多晶硅的无定形硅形成。
存储串相对于平面衬底而垂直，包括控制栅极、第一绝缘层、电荷存储层、第二绝缘层和有源区。存储串具有第一侧和第二侧。用于电荷存储的绝缘层包括氮化硅或氧氮化硅，其中氮的含量比氧的含量多得多。第一绝缘层放置在有源区与电荷存储层之间。第一绝缘层可以包括二氧化硅、或包括二氧化硅、氧氮化硅和氮化硅中任意材料的多个薄(5-150埃)层。第二绝缘层可以放置在电荷存储层与控制栅极之间。第二绝缘层可以是二氧化硅、高k材料、氧化铝中的任意材料或者它们的组合。
导电图案，例如GSL、WL1-WL4、SSL，彼此分隔开来，中间夹有栅极间(inter-gate)绝缘层111-116。例如，可以顺序地堆叠接地选择线GSL、第一栅极间绝缘层111、第一字线WL1、第二栅极间绝缘层112、第二字线WL2、第三栅极间绝缘层113、第三字线WL3、第四栅极间绝缘层114、第四字线WL4、第五栅极间绝缘层115和串选择线SSL。
接地选择绝缘层110放置在凹入部A的底表面103、第一和第二侧壁105和106以及接地选择线GSL之间。串选择绝缘层116可以放置在串选择线SSL上。绝缘层110-115包括在凹入部A的底表面103上方的底部分、以及从底部分开始在第一侧壁105和第二侧壁106上延伸的侧壁部分。
导电图案GSL、WL1-WL4、SSL包括放置在凹入部A的底表面103上方的底部分BP。底部分BP可以平行于底表面103。
导电图案GSL、WL1-WL4、SSL可以包括朝上倾斜的部分。朝上倾斜的部分可以包括接触倾斜部CT，接触倾斜部CT从底部分BP的一端开始在第一侧壁105和第二侧壁106之一上延伸。其中放置了导电图案中任一图案的倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的倾斜部的接触区。例如，在接地选择线GSL接触倾斜部CT放置在第一接触区CR1中的情况下，与接地选择线GSL相邻的第一字线WL 1的接触倾斜部CT可以放置在第二接触区CR2中。
接触倾斜部CT的延长线可以与底表面103交叉。例如，延长线可以直角与底表面103交叉。在本发明的一个实施例中，接触倾斜部CT的顶表面可以是与凸出部B的顶表面同平面的。倾斜部CT与底部分BP之间的角度可以是50到90度。
导电图案GSL、WL1-WL4、SSL也可以包括伪倾斜部DCT，其从底表面103上的底部分BP的另一端开始，在第一侧壁105和第二侧壁106中另一侧壁上延伸。其中放置了导电图案GSL、WL1-WL4、SSL中任一图案的伪倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的伪倾斜部的接触区。例如，在串选择线SSL的伪倾斜部DCT放置在第一接触区CR1中的情况下，与串选择线SSL相邻的第四字线WL4的伪倾斜部DCT可以放置在第二接触区CR2中。
导电图案GSL、WL1-WL4、SSL中每一个均可以包括一个接触倾斜部CT和一个伪倾斜部DCT。在导电图案GSL、WL1-WL4、SSL之一中，伪倾斜部DCT的长度可以比接触倾斜部CT的长度短。接触倾斜部CT可以放置在彼此相邻的伪倾斜部DCT之间。与伪倾斜部DCT之一相邻的接触倾斜部CT可以它们之间插入的绝缘层的侧壁而彼此分隔开来。换言之，字线的某一组与存储串的第一侧的导线连接，字线的某一组与存储串的第二侧的导线连接，从而获得了更多的用于互连的接触余量。
伪绝缘层图案124可以放置在伪倾斜部DCT上。伪绝缘层图案124的顶表面可以是与凸出部B的顶表面同平面的。伪绝缘层图案124的顶表面可以是与串选择绝缘层116的顶表面同平面的。伪绝缘层图案124的侧壁可以是与伪倾斜部DCT的侧壁同平面的。伪绝缘层图案124可以包括与绝缘层110-116的材料相同的材料。
可以分别在字线WL1-WL4的接触倾斜部CT上放置导电插塞。导电插塞可以是字线接触插塞CP。字线WL1-WL4可以分别与字线接触插塞CP电连接。字线接触插塞CP的宽度可以比字线WL1-WL4的接触倾斜部CT的顶表面的宽度大。字线接触插塞CP的宽度可以比与字线WL1-WL4的接触倾斜部CT相邻的伪倾斜部DCT之间的宽度大。字线接触插塞CP可以穿透第一层间绝缘层160。第一导线ML1可以放置在字线接触插塞CP和第一层间绝缘层160上。字线接触插塞CP可以与第一导线ML1电连接。第一导线ML1中的一些可以沿着第一方向延伸。其他第一导线ML1可以沿着与第一方向相反的第二方向延伸。例如，与衬底101上方导电图案的奇数层处放置的字线WL2、WL4连接的第一导线ML1可以沿着第一方向延伸，与衬底101上方导电图案的偶数层处放置的字线WL1、WL3连接的第一导线ML1可以沿着第二方向延伸。第一方向可以是从I’到I的方向。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。备选地，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层170。第一和第二层间绝缘层160和170可以包括相同材料。
可以在接地选择线GSL的接触倾斜部CT上放置导电插塞。导电插塞可以是接地选择接触插塞GCP。接地选择线GSL可以与接地选择接触插塞GCP电连接。接地选择接触插塞GCP的宽度可以比接地选择线GSL的接触倾斜部CT的顶表面的宽度大。接地选择接触插塞GCP可以穿透第一层间绝缘层160。可以在接地选择接触插塞GCP和第一层间绝缘层160上放置第二导线ML2。接地选择接触插塞GCP可以与第二导线ML2电连接。第二导线ML2可以沿着第一方向延伸。第二导线ML2可以通过接地选择接触插塞GCP与接地选择线GSL电连接。备选地，接地选择线GSL可以与第二导线ML2直接连接。第二层间绝缘层170可以覆盖第二导线ML2。
可以在串选择线SSL的接触倾斜部CT上放置导电插塞。导电插塞可以是串选择接触插塞SCP。串选择线SSL可以与串选择接触插塞SCP电连接。串选择接触插塞SCP的宽度可以比串选择线SSL的接触倾斜部CT的顶表面的宽度大。串选择接触插塞SCP可以穿透第一层间绝缘层160和第二层间绝缘层170。可以在串选择接触插塞SCP和第二层间绝缘层170上放置第三导线ML3。串选择接触插塞SCP可以与第三导线ML3电连接。第三导线ML3可以沿着第二方向延伸。参照图1B，多条串选择线SSL可以放置在凹入部中。彼此相邻的串选择线SSL的第三导线ML3可以沿不同方向延伸。在本发明另一实施例中，可以在接触焊盘和接触倾斜部CT之间插入导电焊盘。
导线ML1-ML3可以沿第一和第二方向分离地延伸，它们之间夹有单元阵列区CAR。例如，与导电图案GSL、WL2、WL4(其接触倾斜部CT放置在第一接触区CR1中)连接的导线ML1、ML2可以沿第一方向延伸，与导电图案WL1、WL3、SSL(其接触倾斜部CT放置在第二接触区CR2中)连接的导线ML2、ML3可以沿第二方向延伸。
在本发明一个实施例中，可以放置从凹入部A的底表面103开始向上延伸的有源区AP。有源区AP相对于衬底101垂直地延伸，穿过导电图案GSL、WL1-WL4、SSL，以使有源区AP的一端可以与公共源极区电连接。可以在有源区AP的另一端放置漏极区D。漏极区D可以是掺杂有高浓度掺杂剂的区域。例如，有源区AP可以是n掺杂型的。
可以在有源区AP的漏极区D上放置位线接触插塞BLCP。位线接触插塞BLCP可以与漏极区D电连接，并穿透第一层间绝缘层160。位线BL可以放置在位线接触插塞BLCP上。位线BL可以通过位线接触插塞BLCP与有源区AP的漏极区D连接。或者，位线BL也可以与漏极区D直接连接。位线BL可以沿着与第一和第二方向交叉的第三方向。第三方向可以直角与第一和第二方向交叉。位线BL可以与串选择线SSL交叉。
可以在有源区AP的侧壁与导电图案GSL、WL1-WL4、SSL之间放置信息存储层132。该信息存储层132可以采用穿透导电图案GSL、WL1-WL4、SSL的圆筒类型来设置。可以将信息存储层132设置为围绕有源区AP。信息存储层132可以放置在有源区AP的侧壁、导电图案GSL、WL1-WL4、SSL与绝缘层110-116之间。
将具体描述根据本发明构思第一实施例的有源区、信息存储层和导电图案。图3是用于说明根据本发明构思第一实施例的信息存储层的视图。
参照图3，信息存储层132可以包括隧道绝缘层136、电荷存储层135和阻挡层134。
参照图1A和1B，在单元阵列部分的一个边缘外部延伸的互连电连接至一侧的字线的接触倾斜部，而在单元阵列部分的另一个边缘外部延伸的另一互连电连接至另一侧的字线的接触倾斜部。根据图1A，所有SSL都连接至任一侧的互连，而对于图1B，一些SSL连接至一侧的互连，一些SSL连接至另一侧的互连。可以交替地选择字线。即，从串的底部到顶部方向上奇数编号的字线，例如第一、第三、第五字线，与串的一侧的互连连接，而偶数编号的字线，例如第二、第四、第六字线与串的另一侧的互连连接。
隧道绝缘层136可以覆盖有源区AP的侧壁。隧道绝缘层136可以具有单层结构或多层结构。隧道绝缘层136可以包括从包括如下的组中选择的至少一种：氧氮化硅层、氮化硅层、二氧化硅层和金属氧化物层。
电荷存储层135可以覆盖隧道绝缘层136。电荷存储层135可以通过隧道绝缘层136与有源区AP分隔开来。电荷存储层135可以包括可以存储电荷的电荷捕获位置。例如，电荷存储层135可以包括选自如下组中的至少一种：氮化硅层、金属氮化物层、金属氧氮化物层、金属二氧化硅层、金属氧氮化硅层和纳米点(nanodot)。
阻挡层134可以放置在电荷存储层135与导电图案GSL、WL1-WL4、SSL之间。阻挡层134可以放置在电荷存储层135与绝缘层110-116之间。阻挡层134可以覆盖电荷存储层135。阻挡层134可以包括选自如下组中的至少一种：二氧化硅层、氮化硅层、氧氮化硅层以及高k电介质。高k绝缘层可以包括铪(Hf)、锆(Zr)、铝(Al)、钽(Ta)、镧(La)、铈(Ce)、镨(Pr)或类似物。阻挡层134的介电常数可以比隧道绝缘层136的介电常数高。
下面描述本发明构思的第一实施例的修改示例。图2B是沿图1的线I-I’获得的剖面图，用于说明本发明构思的第一实施例的修改示例。
参照图1和2B，提供衬底100。可以在衬底100中放置公共源极区。衬底100可以包括凹入部A。凹入部A可以包括底表面103、以及彼此面对的第一和第二侧壁105、106。衬底100可以包括从第一和第二侧壁105、106开始延伸的凸出部B。凸出部B可以由衬底100上的绝缘层104定义。
存储单元可以放置在凹入部A中。凹入部A可以包括与第一侧壁105相邻的第一接触区CR1、以及与第二侧壁105相邻的第二接触区CR2。存储单元可以是参照图2A说明的存储单元。
描述根据本发明构思的第一实施例的另一修改示例的半导体器件。图2C是沿图1A和1B的线I-I’获得的剖面图，用于示出本发明构思的第一实施例的另一修改示例。
参照图1A、1B和2C，提供了衬底101。可以在衬底101中放置公共源极区。衬底101可以包括凹入部A。凹入部A可以包括底表面103、以及彼此面对的第一和第二侧壁105、106。第一和第二侧壁105、106中任一个可以向凹入部A的底表面103倾斜。例如，第一侧壁105和第二侧壁106可以具有相对于底表面103的角度，该角度是50到90度。第一侧壁105相对于底表面103的斜率可以等于第二侧壁106相对于底表面103的斜率。备选地，第一侧壁105相对于底表面103的斜率可以不同于第二侧壁106相对于底表面103的斜率。衬底101可以包括从第一和第二侧壁105、106开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。衬底101的凹入部A和凸出部B可以通过蚀刻工艺来定义。备选地，如参照图2B所述，凸出部B可以由衬底100上的绝缘层104定义。
存储单元可以放置在凹入部A中。现在描述存储单元。存储单元可以是参照图2A说明的存储单元。凹入部A可以包括与第一侧壁105相邻的第一接触区CR1、以及与第二侧壁105相邻的第二接触区CR2。导电图案GSL、WL1-WL4、SSL中任一种的接触倾斜部CT和伪倾斜部DCT可以具有相对于底部分BP的斜坡。
在与其中放置有接触倾斜部CT的接触区相邻的侧壁与底表面103之间的角度可以等于在接触倾斜部CT与底部分BP之间的角度。例如，对于第一字线WL1，接触倾斜部CT相对于底部分BP的斜率可以等于第二侧壁106相对于底表面103的斜率。当第一侧壁105和第二侧壁106相对于底表面103的斜率彼此不同时，在任何一种导电图案中，接触倾斜部相对于底部分BP的斜率可以不同于伪倾斜部DCT相对于底部分BP的斜率。
图1a示出了存储器件，其中该存储器件包括分配给单元阵列的至少两个行解码器，所有串选择线(SSL)与一个行解码器连接，图1B示出了存储器件，其中偶数串选择线连接至一个行解码器，奇数串选择线连接至另一个行解码器。
现在描述根据本发明构思第二实施例的半导体器件。图4A和4B是用于说明根据本发明构思第二实施例的半导体器件的平面图，图5A是沿图4A和4B的线II-II’获得的剖面图。
参照图4A、4B和5A，提供了衬底201。衬底201可以是基于半导体的衬底。衬底201可以包括掺杂的阱。该阱可以包括第一导电类型的掺杂剂。可以在衬底201上放置公共源极区202。公共源极区202可以采用盘形式放置在衬底201的单元区中。公共源极区202可以包括高浓度掺杂剂。公共源极区202中包括的掺杂剂可以具有第二导电类型，第二导电类型不同于阱中包括的掺杂剂的导电类型。例如，在阱包括p型掺杂剂时，公共源极区202可以包括高浓度的n型掺杂剂。
衬底201可以包括凹入部A。凹入部A可以包括底表面203、以及彼此面对的第一和第二侧壁205、206。衬底201可以包括从第一和第二侧壁205、206开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。可以通过蚀刻半导体衬底中对应于凹入部A的一部分，并保留半导体衬底中对应于凸出部B的一部分，来形成凹入部A和凸出部B。在这种情况下，衬底201可以是一体的衬底。存储单元可以放置在凹入部A中。
凹入部A可以包括与第一侧壁205相邻的第一接触区CR1、以及与第二侧壁2065相邻的第二接触区CR2。单元阵列区CAR可以放置在第一接触区CR1与第二接触区CR2之间。第一接触区CR1与第二接触区CR2可以彼此分隔开来，之间夹有单元阵列区CAR。
导电图案GSL、WL1-WL4、SSL彼此分隔开来，可以放置在衬底201上。导电图案GSL、WL1-WL4、SSL可以包括接地选择线GSL、字线WL1-WL4、以及串选择线SSL，这些导电图案顺序地堆叠在衬底201的凹入部A上。导电图案GSL、WL1-WL4、SSL可以彼此分隔开来，之间夹有栅极间绝缘层210-214。例如，可以顺序地堆叠接地选择线GSL、第一栅极间绝缘层210、第一字线WL1、第二栅极间绝缘层211、第二字线WL2、第三栅极间绝缘层212、第三字线WL3、第四栅极间绝缘层213、第四字线WL4、第五栅极间绝缘层214和串选择线SSL。绝缘层210-214可以包括衬底201的凹入部A的底表面203上方的底部分、以及从底部分开始延伸过第一侧壁205和第二侧壁206的侧壁部分。可以在串选择线SSL上放置串选择绝缘层215。导电图案GSL、WL1-WL4、SSL可以具有沿第一方向延伸的线形式。第一方向可以是线II-II’的方向。即，本实施例的存储器件是如下器件：包括针对x切割的沟槽，从而分离单元阵列存储器中的字线盘。实质上相同水平上的分离的字线彼此电连接，作为一个字线盘。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面203上方放置的底部分BP。随着底部分BP逐渐远离衬底201的凹入部A，底部分BP的长度可以缩短。底部分BP可以与底表面203平行。底部分BP可以与凸出部B的顶表面平行。
导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁205和第二侧壁206之一上延伸的接触倾斜部CT。其中放置有任何一种导电图案的接触倾斜部的接触区可以不同于其中放置有与所述任一图案相邻的另一导电图案的接触倾斜部的接触区。例如，在接地选择线GSL的接触倾斜部CT放置在第一接触区CR1中的情况下，与接地选择线GSL相邻的第一字线WL1的接触倾斜部CT可以放置在第二接触区CR2中。
接触倾斜部CT的延长线可以与底表面203交叉。例如，延长线可以直角与底表面103交叉。随着接触倾斜部CT远离凹入部A，接触倾斜部CT的长度可以减小。接触倾斜部CT的顶表面可以是与凸出部B的顶表面同平面的。接触倾斜部CT与底部分BP之间的角度可以是90度。
导电图案GSL、WL1-WL4、SSL可以包括伪倾斜部DCT，其从底表面203上的底部分BP的另一端开始，在第一侧壁205和第二侧壁206中的另一侧壁上延伸。其中放置了导电图案GSL、WL1-WL4、SSL中任一图案的伪倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的伪倾斜部的接触区。例如，在串选择线SSL的伪倾斜部DCT放置在第一接触区CR1中的情况下，与串选择线SSL相邻的第四字线WL4的伪倾斜部DCT可以放置在第二接触区CR2中。
导电图案GSL、WL1-WL4、SSL中每一个均可以包括一个接触倾斜部CT和一个伪倾斜部DCT。在导电图案GSL、WL1-WL4、SSL之一中，伪倾斜部DCT的长度可以比接触倾斜部CT的长度短。接触倾斜部CT可以放置在彼此相邻的伪倾斜部DCT之间。与伪倾斜部DCT之一相邻的接触倾斜部CT可以它们之间插入的绝缘层的侧壁而彼此分隔开来。
伪绝缘层图案264可以放置在伪倾斜部DCT上。伪绝缘层图案264的顶表面可以是与凸出部B的顶表面同平面的。伪绝缘层图案264的顶表面可以是与串选择绝缘层215的顶表面同平面的。伪绝缘层图案264的侧壁可以是与伪倾斜部DCT的侧壁同平面的。伪绝缘层图案264可以包括与绝缘层210-215的材料相同的材料。
可以分别在字线WL1-WL4的接触倾斜部CT上放置导电插塞。导电插塞可以是字线接触插塞CP。字线WL1-WL4可以分别与字线接触插塞CP电连接。字线接触插塞CP的宽度可以比字线WL1-WL4的接触倾斜部CT的顶表面的宽度大。字线接触插塞CP的宽度可以比与字线WL1-WL4的接触倾斜部CT相邻的伪倾斜部DCT之间的宽度大。字线接触插塞可以穿透第一层间绝缘层280。第一导线ML1可以放置在字线接触插塞CP和第一层间绝缘层280上。字线接触插塞CP可以与第一导线ML1电连接。第一导线ML1可以沿与第一方向交叉的第二方向延伸。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。或者，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层290。第一和第二层间绝缘层280和290可以包括相同材料。
可以在接地选择线GSL的接触倾斜部CT上放置导电插塞。导电插塞可以是接地选择接触插塞GCP。接地选择线GSL可以与接地选择接触插塞GCP电连接。接地选择接触插塞GCP的宽度可以比接地选择线GSL的接触倾斜部CT的顶表面的宽度大。接地选择接触插塞GCP可以穿透第一层间绝缘层280。可以在接地选择接触插塞GCP和第一层间绝缘层280上放置第二导线ML2。接地选择接触插塞GCP可以与第二导线ML2电连接。第二导线ML2可以沿着第二方向延伸。第二导线ML2可以通过接地选择接触插塞GCP与接地选择线GSL电连接。或者，接地选择线GSL可以与第二导线ML2直接连接。第二层间绝缘层290可以覆盖第二导线ML2。
可以在串选择线SSL的接触倾斜部CT上放置导电插塞。导电插塞可以是串选择接触插塞SCP。串选择线SSL可以与串选择接触插塞SCP电连接。串选择接触插塞SCP的宽度可以比串选择线SSL的接触倾斜部CT的顶表面的宽度大。串选择接触插塞SCP可以穿透第一层间绝缘层280和第二层间绝缘层290。可以在串选择接触插塞SCP和第二层间绝缘层290上放置第三导线ML3。串选择接触插塞SCP可以与第三导线ML3电连接。第三导线ML3可以沿着第一方向延伸。参照图4B，多条串选择线SSL可以放置在凹入部中，彼此相邻的串选择线SSL的第三导线ML3可以沿不同方向延伸。
可以在两侧分离地放置导线ML1、ML2，之间夹有单元阵列区CAR。与导电图案GSL、WL1-WL4中的一个导电图案连接的导线可以放置在接触区中，该接触区可以不同于放置与所述一个导电图案的相邻导电图案连接的导线。例如，与第一字线WL1连接的第一导线ML1可以放置在第二接触区CR2中，分别与第一字线WL1的相邻的接地选择线GSL和第二字线WL2连接的第二导线ML2和第一导线ML1可以放置在第一接触区CR1中。
可以放置从凹入部A的底表面203开始向上延伸的有源区AP。有源区AP可以垂直于衬底201延伸。有源区AP可以穿透导电图案GSL、WL1-WL4、SSL。或者，有源区AP面对导电图案GSL、WL1-WL4、SSL的侧壁。有源区AP的一端可以与公共源极区202电连接。可以在有源区的另一端放置漏极区D。漏极区D可以是以高浓度掺杂剂掺杂的区域。有源区AP可以包括单晶半导体。
可以在有源区AP的漏极区D上放置位线接触插塞BLCP。位线接触插塞BLCP可以与漏极区D电连接，并穿透第一层间绝缘层280。位线BL可以放置在位线接触插塞BLCP上。位线BL可以通过位线接触插塞BLCP与有源区AP的漏极区D连接。或者，位线BL也可以与漏极区D直接连接。位线BL可以沿着第二方向延伸。位线BL可以与第三导线ML3交叉。
可以在有源区AP的侧壁与导电图案GSL、WL1-WL4、SSL之间放置信息存储层240。该信息存储层240可以放置在导电图案GSL、WL1-WL4、SSL与绝缘层210-215之间。
下面具体描述根据本发明构思第二实施例的有源区、信息存储层和导电图案。图6A是用于说明根据本发明构思第二实施例的信息存储层的图。
图4a示出了存储器件，其中该存储器件包括分配给单元阵列的至少两个行解码器，所有串选择线(SSL)与一个行解码器连接，图4b示出了存储器件，其中偶数串选择线连接至一个行解码器，奇数串选择线连接至另一个行解码器。
参照图6A，信息存储层240可以包括隧道绝缘层242、电荷存储层244和阻挡层246。
隧道绝缘层242可以覆盖有源区AP的侧壁。隧道绝缘层242可以具有单层结构或多层结构。隧道绝缘层242可以包括从包括如下的组中选择的至少一种：氧氮化硅层、氮化硅层、二氧化硅层和金属氧化物层。
电荷存储层244可以覆盖隧道绝缘层242。电荷存储层244可以通过隧道绝缘层242与有源区AP分隔开来。电荷存储层244可以包括可以存储电荷的电荷捕获位置。例如，电荷存储层244可以包括选自如下组中的至少一种：氮化硅层、金属氮化物层、金属氧氮化物层、金属二氧化硅层、金属氧氮化硅层和纳米点。
阻挡层246可以放置在电荷存储层244与导电图案GSL、WL1-WL4、SSL之间。阻挡层246可以放置在电荷存储层244与绝缘层210-215之间。阻挡层246可以覆盖电荷存储层244。阻挡层246可以包括选自如下组中的至少一种：二氧化硅层、氮化硅层、氧氮化硅层以及高k绝缘层。高k绝缘层可以包括铪(Hf)、锆(Zr)、铝(Al)、钽(Ta)、镧(La)、铈(Ce)、镨(Pr)或类似物。阻挡层246的介电常数可以比隧道绝缘层242的介电常数高。
下面描述本发明构思第二实施例的修改示例。图6B是用于说明根据本发明构思第二实施例的修改示例的有源区的局部立体图。
参照图6B，在导电图案WL1、GSL与有源区AP之间放置参照图6A描述的包括隧道绝缘层242、电荷存储层244和阻挡层246的信息存储层240。有源区AP可以面对导电图案WL1、GSL的底部分BP的侧壁。
现在描述本发明构思第二实施例的修改示例。图5B是沿图4A和4B的线II-II’获得的剖面图，用于说明本发明构思第二实施例的修改示例。
参照图4和5B，提供了衬底200。可以在衬底200中放置公共源极区202。衬底200可以包括凹入部A。凹入部A可以包括底表面203、以及彼此面对的第一和第二侧壁205、206。衬底200可以包括从第一和第二侧壁205、206开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面203平行。凸出部B可以由衬底200上的绝缘层204定义。
存储单元可以放置在凹入部A中。凹入部A可以包括与第一侧壁205相邻的第一接触区CR1、以及与第二侧壁206相邻的第二接触区CR2。存储单元可以是参照图5A说明的存储单元。
现在描述根据本发明构思的第二实施例的另一修改示例的半导体器件。图5C是沿图4的线II-II’获得的剖面图，用于示出本发明构思的第二实施例的另一修改示例。
参照图4和5C，提供了衬底201。可以在衬底201中放置公共源极区202。衬底201可以包括凹入部A。凹入部A可以包括底表面203、以及彼此面对的第一和第二侧壁205、206。第一和第二侧壁205、206中任一个可以向凹入部A的底表面203倾斜。例如，第一侧壁205和第二侧壁206可以具有相对于底表面203的角度，该角度是50到90度。第一侧壁205相对于底表面203的斜率可以等于第二侧壁206相对于底表面203的斜率。备选地，第一侧壁205相对于底表面203的斜率可以不同于第二侧壁206相对于底表面203的斜率。衬底201可以包括从第一和第二侧壁205、206开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面203平行。衬底201的凹入部A和凸出部B可以通过蚀刻工艺来定义。备选地，如参照图5B所述，凸出部B可以由衬底200上的绝缘层204定义。
存储单元可以放置在凹入部A中。现在描述存储单元。存储单元可以是参照图5A说明的存储单元。凹入部A可以包括与第一侧壁205相邻的第一接触区CR1、以及与第二侧壁206相邻的第二接触区CR2。导电图案GSL、WL 1-WL4、SSL中任一种的接触倾斜部CT和伪倾斜部DCT可以具有相对于底部分BP的斜坡。
在与其中放置有接触倾斜部CT的接触区相邻的侧壁与底表面203之间的角度可以等于在接触倾斜部CT与底部分BP之间的角度。例如，对于第一字线WL1，接触倾斜部CT相对于底部分BP的斜率可以等于第二侧壁206相对于底表面203的斜率。当第一侧壁205和第二侧壁206相对于底表面203的斜率彼此不同时，在任何一种导电图案中，接触倾斜部相对于底部分BP的斜率可以不同于伪倾斜部DCT相对于底部分BP的斜率。
参照图6A和6B，有源区可以由硅形成，有源区的形状可以是柱形、管状或条面形的。有源区可以由单晶硅、多晶硅形成。有源区可以由随后变换成多晶硅的无定形硅形成。图6B示出了条面形的垂直有源区。本发明的构思不局限于该有源区形状。因此，管状或柱形的有源区可以应用于图1和4的存储器件。
现在描述根据本发明构思第三实施例的半导体器件。图7是用于说明根据本发明构思第三实施例的半导体器件的平面图，图8A是沿图7的线III-III’获得的剖面图。
参照图7和8A，提供了衬底301。衬底301可以是基于半导体的衬底。衬底301可以包括阱，该阱可以包括第一导电类型的掺杂剂。公共源极区302可以放置在衬底301内。公共源极区302可以放置成盘形式，在衬底301的单元区域内。公共源极区302可以包括高浓度的掺杂剂。公共源极区302中包括的掺杂剂可以具有第二导电类型，这与阱中包括的掺杂剂的导电类型不同。例如，在阱包括p型掺杂剂的情况下，公共源极区302可以包括高浓度的n型掺杂剂。
衬底301可以包括凹入部A。凹入部A可以包括底表面303、以及第一侧壁306。衬底301可以包括从第一侧壁306延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。可以通过将半导体衬底中对应于凹入部A的部分蚀刻，而将半导体衬底中对应于凸出部B的部分保留，来形成凹入部A和凸出部B。在这种情况下，衬底301可以是一体的衬底。
衬底301可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。单元区α可以包括凹入部A和凸出部B。可以在周边电路区β中放置周边电路。周边电路区β可以包括凸出部B。
现在描述衬底301的单元区α。
导电图案GSL、WL1-WL4、SSL彼此分隔开来，可以放置在衬底301的凹入部A中。导电图案GSL、WL1-WL4、SSL可以包括接地选择线GSL、字线WL1-WL4、以及串选择线SSL，这些导电图案顺序地堆叠在衬底301的凹入部A上。导电图案GSL、WL1-WL4、SSL可以彼此分隔开来，之间夹有栅极间绝缘层311-315。例如，可以顺序地堆叠接地选择线GSL、第一栅极间绝缘层311、第一字线WL1、第二栅极间绝缘层312、第二字线WL2、第三栅极间绝缘层313、第三字线WL3、第四栅极间绝缘层314、第四字线WL4、第五栅极间绝缘层315和串选择线SSL。
可以在衬底301的凹入部A的底表面303、第一侧壁306和接地选择线GSL之间放置接地选择绝缘层310。可以在串选择线SSL上放置串选择绝缘层316。绝缘层310-315可以包括在凹入部A的底表面303上方的底部分、以及从底部分开始在第一侧壁306上延伸的侧壁部分。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面303上方放置的底部分BP。随着底部分BP逐渐远离衬底301的凹入部A，底部分BP的长度可以缩短。底部分BP可以与底表面303平行。底部分BP可以与凸出部B的顶表面平行。
导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁306上延伸的接触倾斜部CT。接触倾斜部CT的延长线可以与底表面303交叉。例如，延长线可以直角与底表面交叉。随着接触倾斜部CT远离凹入部A，接触倾斜部CT的长度可以减小。接触倾斜部CT的顶表面可以是与凸出部B的顶表面同平面的。接触倾斜部CT与底部分BP之间的角度可以是90度。
可以分别在字线WL1-WL4的接触倾斜部CT上放置导电插塞。导电插塞可以是字线接触插塞CP。字线WL1-WL4可以分别与字线接触插塞CP电连接。字线接触插塞可以穿透第一层间绝缘层360。第一导线ML1可以放置在字线接触插塞CP和第一层间绝缘层360上。第一导线ML1可以沿第一方向延伸。第一方向可以是III-III’方向。字线接触插塞CP可以与第一导线ML1电连接。第一导线ML1可以沿第一方向延伸。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。或者，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层370。第一和第二层间绝缘层360和370可以包括相同材料。
可以在接地选择线GSL的接触倾斜部CT上放置导电插塞。导电插塞可以是接地选择接触插塞GCP。接地选择线GSL可以与接地选择接触插塞GCP电连接。可以在接地选择接触插塞GCP和第一层间绝缘层360上放置第二导线ML2。接地选择接触插塞GCP可以与第二导线ML2电连接。第二导线ML2可以沿着第一方向延伸。第二导线ML2可以通过接地选择接触插塞GCP与接地选择线GSL电连接。并非如此，第二导线ML2可以与接地选择线GSL直接连接。第二层间绝缘层370可以覆盖第二导线ML2。
可以在串选择线SSL的接触倾斜部CT上放置导电插塞。导电插塞可以是串选择接触插塞SCP。串选择线SSL可以与串选择接触插塞SCP电连接。串选择接触插塞SCP可以穿透第一层间绝缘层360和第二层间绝缘层370。可以在串选择接触插塞SCP和第二层间绝缘层370上放置第三导线ML3。串选择接触插塞SCP可以与第三导线ML3电连接。第三导线ML3可以沿着第一方向延伸。
可以放置从凹入部A的底表面303开始向上延伸的有源区AP。有源区AP可以垂直于衬底301延伸。有源区AP可以穿透导电图案GSL、WL1-WL4、SSL，以使有源区AP的一端可以与公共源极区302电连接。可以在有源区的另一端放置漏极区D。漏极区D可以是以高浓度掺杂剂掺杂的区域。有源区AP可以包括单晶半导体。
可以在有源区AP的漏极区D上放置位线接触插塞BLCP。位线接触插塞BLCP可以与漏极区D电连接，并穿透第一层间绝缘层360。位线BL可以放置在位线接触插塞BLCP上。位线BL可以通过位线接触插塞BLCP与有源区AP的漏极区D连接。或者，位线BL也可以与漏极区D直接连接。位线BL可以沿着与第一方向交叉的第二方向延伸。位线BL可以与第三导线ML3交叉。
可以在有源区AP的侧壁与导电图案GSL、WL1-WL4、SSL之间放置信息存储层332。该信息存储层332可以采用圆筒类型提供，穿透导电图案GSL、WL1-WL4、SSL。信息存储层332可以设置为围绕有源区AP。信息存储层332可以放置在有源区AP的侧部、导电图案GSL、WL1-WL4、SSL与绝缘层310-316之间。
根据本发明构思第三实施例的信息存储层332可以是参照图3描述的信息存储层。
现在描述衬底301的周边电路区β。
可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在凸出部B的顶表面上放置栅极绝缘层354。栅极绝缘层354可以包括二氧化硅层。栅极绝缘层354可以包括通过对凸出部B的顶表面进行热氧化而形成的部分。可以在栅极绝缘层354上放置栅极电极356。栅极电极356可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极356的两个侧壁上放置间隔部358。可以在栅极电极356的两侧的凸出部B中放置源极和漏极区353。源极和漏极区353可以是以高浓度掺杂剂掺杂的区域。可以在栅极电极356以及源极和漏极区353上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层360。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层370。
现在描述根据本发明构思第三实施例的修改示例。图8B是沿图7的线III-III’获得的剖面图，用于说明本发明构思第三实施例的修改示例。
参照图7和8B，提供了衬底300。可以在衬底300中放置公共源极区302。衬底300可以包括凹入部A。凹入部A可以包括底表面303、以及第一侧壁306。衬底300可以包括从第一侧壁306延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面303平行。凸出部B可以由衬底300上的绝缘层304定义。
衬底300可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。可以在周边电路区β中放置周边电路。
现在描述衬底300的单元区α。在衬底300的单元区α中，可以放置参照图8A描述的存储单元。
现在描述衬底300的周边电路区β。
可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在绝缘层304的顶表面上放置半导体层352。半导体层352可以包括半导体材料，包括多晶硅、晶体硅和单晶硅。可以在半导体层352上放置栅极绝缘层354。栅极绝缘层354可以包括二氧化硅层。栅极绝缘层354可以包括通过对半导体层352进行热氧化而形成的部分。可以在栅极绝缘层354上放置栅极电极356。栅极电极356可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极356的两个侧壁上放置间隔部358。可以在栅极电极356的两侧的半导体层352中放置源极和漏极区353。源极和漏极区353可以是以高浓度掺杂剂掺杂的区域。
可以在栅极电极356以及源极和漏极区353上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层360。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层370。
现在描述根据本发明构思第三实施例的另一修改示例。图8C是沿图7的线III-III’获得的剖面图，用于说明本发明构思第三实施例的另一修改示例。
参照图7和8C，提供了衬底301。可以在衬底301中放置公共源极区302。衬底301可以包括凹入部A。凹入部A可以包括底表面303、以及第一侧壁306。第一侧壁306可以向着凹入部A的底表面303倾斜。例如，第一侧壁306可以具有相对于底表面303的在50到90度范围中的角度。衬底301可以包括从第一侧壁306延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面303平行。可以通过蚀刻工艺来定义衬底301的凹入部A和凸出部B。备选地，如参照图8B描述的，凸出部B可以由衬底300上的绝缘层304定义。
衬底301可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。可以在周边电路区β中放置周边电路。
现在描述衬底301的单元区α。在单元区α的凹入部A中，可以放置参照图8A描述的存储单元。导电图案GSL、WL1-WL4、SSL的接触倾斜部CT可以具有相对于底表面303的斜坡。导电图案GSL、WL1-WL4、SSL的接触倾斜部CT与底表面303之间的角度可以等于第一侧壁306与底表面303之间的角度。
现在描述衬底301的周边电路区β。
在衬底301的周边电路区β中，可以放置参照图8A描述的周边电路。备选地，如上所述，在衬底是参照图8B描述的衬底的情况下，可以添加半导体层352。
现在描述根据本发明构思第四实施例的半导体器件。图9是用于说明根据本发明构思第四实施例的半导体器件的平面图，图10A是沿图9的线IV-IV’获得的剖面图。
参照图9和10A，提供了衬底401。衬底401可以是基于半导体的衬底。衬底401可以包括阱。该阱可以包括第一导电类型的掺杂剂。可以在衬底401上放置公共源极区402。公共源极区402可以采用盘形式放置在衬底401的单元区中。公共源极区402可以包括高浓度掺杂剂。公共源极区402中包括的掺杂剂可以具有第二导电类型，第二导电类型不同于阱中包括的掺杂剂的导电类型。例如，在阱包括p型掺杂剂的情况下，公共源极区402可以包括高浓度的n型掺杂剂。
衬底401可以包括凹入部A。凹入部A可以包括底表面403、以及第一侧壁406。衬底401可以包括从第一侧壁406开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。可以通过蚀刻半导体衬底中对应于凹入部A的一部分，并保留半导体衬底中对应于凸出部B的一部分，来形成凹入部A和凸出部B。在这种情况下，衬底401可以是一体的衬底。
衬底401可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。单元区α可以包括凹入部A和凸出部B。可以在周边电路区β中放置周边电路。周边电路区β可以包括凸出部B。
现在描述衬底401的单元区α。导电图案GSL、WL1-WL4、SSL彼此分隔开来，可以放置在衬底401的单元区α的凹入部A上。导电图案GSL、WL1-WL4、SSL可以包括接地选择线GSL、字线WL1-WL4、以及串选择线SSL，这些导电图案顺序地堆叠在衬底401的凹入部A上。导电图案GSL、WL1-WL4、SSL可以彼此分隔开来，之间夹有栅极间绝缘层410-414。例如，可以顺序地堆叠接地选择线GSL、第一栅极间绝缘层410、第一字线WL1、第二栅极间绝缘层411、第二字线WL2、第三栅极间绝缘层412、第三字线WL3、第四栅极间绝缘层413、第四字线WL4、第五栅极间绝缘层414和串选择线SSL。
可以在串选择线SSL上放置串选择绝缘层415。绝缘层410-414可以包括在凹入部A的底表面403上方的底部分、以及从底部分开始在第一侧壁406上延伸的侧壁部分。导电图案GSL、WL1-WL4、SSL可以具有沿第一方向延伸的线形式。第一方向可以是线IV-IV’的方向。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面403上方放置的底部分BP。随着底部分BP逐渐远离衬底401的凹入部A，底部分BP的长度可以缩短。底部分BP可以与底表面403平行。底部分BP可以与凸出部B的顶表面平行。
导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁406上延伸的接触倾斜部CT。接触倾斜部CT的延长线可以与底表面403交叉。例如，延长线可以直角与底表面交叉。随着接触倾斜部CT远离凹入部A，接触倾斜部CT的长度可以减小。接触倾斜部CT的顶表面可以是与凸出部B的顶表面同平面的。接触倾斜部CT与底部分BP之间的角度可以是90度。
可以分别在字线WL1-WL4的接触倾斜部CT上放置导电插塞。导电插塞可以是字线接触插塞CP。字线WL1-WL4可以分别与字线接触插塞CP电连接。字线接触插塞可以穿透第一层间绝缘层480。可以在字线接触插塞CP和第一层间绝缘层480上放置第一导线ML1。字线接触插塞CP可以与第一导线ML1电连接。第一导线ML1可以沿与第一方向交叉的第二方向延伸。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。或者，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层490。第一和第二层间绝缘层480和490可以包括相同材料。
可以在接地选择线GSL的接触倾斜部CT上放置导电插塞。导电插塞可以是接地选择接触插塞GCP。接地选择线GSL可以与接地选择接触插塞GCP电连接。接地选择接触插塞GCP可以穿透第一层间绝缘层480。可以在接地选择接触插塞GCP和第一层间绝缘层480上放置第二导线ML2。接地选择接触插塞GCP可以与第二导线ML2电连接。第二导线ML2可以沿着第二方向延伸。第二导线ML2可以通过接地选择接触插塞GCP与接地选择线GSL电连接。或者，第二导线ML2可以与接地选择线GSL直接连接。第二层间绝缘层490可以覆盖第二导线ML2。
可以在串选择线SSL的接触倾斜部CT上放置导电插塞。导电插塞可以是串选择接触插塞SCP。串选择线SSL可以与串选择接触插塞SCP电连接。串选择接触插塞SCP可以穿透第一层间绝缘层480和第二层间绝缘层490。可以在串选择接触插塞SCP和第二层间绝缘层490上放置第三导线ML3。串选择接触插塞SCP可以与第三导线ML3电连接。第三导线ML3可以沿着第一方向延伸。
可以放置从衬底401的凹入部A的底表面403开始向上延伸的有源区AP。有源区AP可以垂直于衬底401延伸。有源区AP可以穿透导电图案GSL、WL1-WL4、SSL。或者，如参照图6B所述，有源区AP可以面对导电图案GSL、WL1-WL4、SSL的侧壁。有源区AP的一端可以与公共源极区402电连接。可以在有源区的另一端放置漏极区423。漏极区423可以是以高浓度掺杂剂掺杂的区域。有源区AP可以包括单晶半导体。
可以在有源区AP的漏极区423上放置位线接触插塞BLCP。位线接触插塞BLCP可以与漏极区423电连接，并穿透第一层间绝缘层480。位线BL可以放置在位线接触插塞BLCP上。位线BL可以通过位线接触插塞BLCP与有源区AP的漏极区423连接。或者，位线BL也可以与漏极区423直接连接。位线BL可以沿着第二方向延伸。位线BL可以与串选择线SSL交叉。
可以在有源区AP的侧壁与导电图案GSL、WL1-WL4、SSL之间放置信息存储层440。该信息存储层440可以放置在导电图案GSL、WL1-WL4、SSL与绝缘层410-415之间。
现在描述衬底401的周边电路区β。
可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在凸出部B的顶表面上放置栅极绝缘层474。栅极绝缘层474可以包括二氧化硅层。栅极绝缘层474可以包括通过对衬底401进行热氧化而形成的部分。可以在栅极绝缘层474上放置栅极电极476。栅极电极476可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极476的两个侧壁上放置栅极间隔部478。可以在栅极电极476的两侧的凸出部B中放置源极和漏极区473。源极和漏极区473可以是以高浓度掺杂剂掺杂的区域。可以在栅极电极476以及源极和漏极区473上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层480。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层490。
现在描述根据本发明构思第四实施例的修改示例。图10B是沿图9的线IV-IV’获得的剖面图，用于说明本发明构思第四实施例的修改示例。
参照图9和10B，提供了衬底400。可以在衬底400中放置公共源极区402。衬底400可以包括凹入部A。凹入部A可以包括底表面403、以及第一侧壁406。衬底400可以包括从第一侧壁406延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面403平行。凸出部B可以由衬底400上的绝缘层404定义。
衬底400可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。可以在周边电路区β中放置周边电路。
现在描述衬底400的单元区α。在单元区α的凹入部A中，可以放置参照图10A描述的存储单元。
现在描述衬底400的周边电路区β。可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在绝缘层404的顶表面上放置半导体层472。半导体层472可以包括半导体材料，包括多晶硅、晶体硅和单晶硅。可以在半导体层472上放置栅极绝缘层474。栅极绝缘层474可以包括二氧化硅层。栅极绝缘层474可以包括通过对半导体层472进行热氧化而形成的部分。可以在栅极绝缘层474上放置栅极电极476。栅极电极476可以包括选自如下组中的至少一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极476的两个侧壁上放置间隔部478。可以在栅极电极476的两侧的半导体层472中放置源极区和漏极区473。源极区和漏极区473可以是以高浓度掺杂剂掺杂的区域。
可以在栅极电极476以及源极和漏极区473上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层480。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层490。
现在描述根据本发明构思第四实施例的另一修改示例。图10C是沿图9的线IV-IV’获得的剖面图，用于说明本发明构思第四实施例的另一修改示例。
参照图9和10C，提供了衬底401。可以在衬底401中放置公共源极区402。衬底401可以包括凹入部A。凹入部A可以包括底表面403、以及第一侧壁406。第一侧壁406可以向着凹入部A的底表面403倾斜。例如，第一侧壁406可以具有相对于底表面403的在50到90度范围中的角度。衬底401可以包括从第一侧壁406延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面403平行。可以通过蚀刻工艺来定义衬底401的凹入部A和凸出部B。备选地，如参照图10B描述的，凸出部B可以由衬底401上的绝缘层404定义。
衬底401可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。可以在周边电路区β中放置周边电路。
现在描述衬底401的单元区α。在单元区α的凹入部A中，可以放置参照图10A描述的存储单元。导电图案GSL、WL1-WL4、SSL的接触倾斜部CT可以具有相对于底表面403的斜坡。导电图案GSL、WL1-WL4、SSL的接触倾斜部CT与底表面403之间的角度可以等于第一侧壁406与底表面403之间的角度。
现在描述衬底401的周边电路区β。
在衬底401的周边电路区β中，可以放置参照图10A描述的周边电路。备选地，如上所述，在衬底是参照图10B描述的衬底的情况下，可以添加半导体层472。
现在描述根据本发明构思第五实施例的半导体器件。图11A和11B是用于说明根据本发明构思第五实施例的半导体器件的平面图，图12A是沿图11A和11B的线V-V’获得的剖面图。
参照图11A、11B和12A，提供了衬底501。衬底501可以是基于半导体的衬底。衬底501可以包括阱。该阱可以包括第一导电类型的掺杂剂。可以在衬底501上放置公共源极区502。公共源极区502可以采用盘形式放置在衬底501的单元区中。公共源极区502可以包括高浓度掺杂剂。公共源极区502中包括的掺杂剂可以具有第二导电类型，第二导电类型不同于阱中包括的掺杂剂的导电类型。例如，在阱包括p型掺杂剂的情况下，公共源极区502可以包括高浓度的n型掺杂剂。
衬底501可以包括凹入部A。凹入部A可以包括底表面503、以及彼此面对的第一和第二侧壁505、506。衬底501可以包括从第一和第二侧壁505、506开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。可以通过蚀刻半导体衬底中对应于凹入部A的一部分，并保留半导体衬底中对应于凸出部B的一部分，来形成凹入部A和凸出部B。在这种情况下，衬底501可以是一体的衬底。
衬底501可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。单元区α可以包括凹入部A和凸出部B。可以在周边电路区β中放置周边电路。周边电路区β可以包括凸出部B。
现在描述衬底501的单元区α。单元区α可以包括与凹入部A的第一侧壁505相邻的第一接触区CR1、以及与第二侧壁506相邻的第二接触区CR2。单元阵列区CAR可以放置在第一接触区CR1与第二接触区CR2之间。即，第一接触区CR1与第二接触区CR2可以彼此分隔开来，中间夹有单元阵列区CAR。
导电图案GSL、WL1-WL4、SSL彼此分隔开来，可以放置在衬底501上。导电图案GSL、WL1-WL4、SSL可以包括接地选择线GSL、字线WL1-WL4、以及串选择线SSL，这些导电图案顺序地堆叠在衬底501的凹入部A上。导电图案GSL、WL1-WL4、SSL可以彼此分隔开来，之间夹有栅极间绝缘层511-515。例如，可以顺序地堆叠接地选择线GSL、第一栅极间绝缘层511、第一字线WL1、第二栅极间绝缘层512、第二字线WL2、第三栅极间绝缘层513、第三字线WL3、第四栅极间绝缘层514、第四字线WL4、第五栅极间绝缘层515和串选择线SSL。绝缘层511-515可以包括在衬底501的凹入部A的底表面503上方的底部分、以及从底部分开始在第一侧壁505和第二侧壁506上延伸的侧壁部分。
可以在衬底501的凹入部A的底表面503、第一和第二侧壁505和506、以及接地选择线GSL之间放置接地选择绝缘层510。可以在串选择线SSL上放置串选择绝缘层516。字线WL1-WL4可以具有平行于凹入部A的盘形式。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面503上方放置的底部分BP。随着底部分BP逐渐远离衬底501的凹入部A，底部分BP的长度可以缩短。底部分BP可以与底表面503平行。底部分BP可以与凸出部B的顶表面平行。
导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁505和第二侧壁506上延伸的接触倾斜部CT。其中放置了导电图案中任一图案的倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的倾斜部的接触区。例如，在接地选择线GSL的接触倾斜部CT放置在第一接触区CR1中的情况下，与接地选择线GSL相邻的第一字线WL1的接触倾斜部CT可以放置在第二接触区CR2中。接触倾斜部CT的延长线可以与底表面503交叉。延长线可以直角与底表面503交叉。随着接触倾斜部CT远离凹入部A，接触倾斜部CT的长度可以减小。接触倾斜部CT的顶表面可以是与凸出部B的顶表面同平面的。接触倾斜部CT与底部分BP之间的角度可以是90度。
导电图案GSL、WL1-WL4、SSL可以包括伪倾斜部DCT，其从底表面503上的底部分BP的另一端开始，在第一侧壁505和第二侧壁506中另一侧壁上延伸。其中放置了导电图案GSL、WL1-WL4、SSL中任一图案的伪倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的伪倾斜部的接触区。例如，在串选择线SSL的伪倾斜部DCT放置在第一接触区CR1中的情况下，与串选择线SSL相邻的第四字线WL4的伪倾斜部DCT可以放置在第二接触区CR2中。导电图案GSL、WL1-WL4、SSL中每一个均可以包括一个接触倾斜部CT和一个伪倾斜部DCT。在导电图案GSL、WL1-WL4、SSL之一中，伪倾斜部DCT的长度可以比接触倾斜部CT的长度短。接触倾斜部CT可以放置在彼此相邻的伪倾斜部DCT之间。与伪倾斜部DCT之一相邻的接触倾斜部CT可以它们之间插入的绝缘层的侧壁而彼此分隔开来。
伪绝缘层图案524可以放置在伪倾斜部DCT上。伪绝缘层图案524的顶表面可以是与凸出部B的顶表面同平面的。伪绝缘层图案524的顶表面可以是与串选择绝缘层516的顶表面同平面的。伪绝缘层图案524的侧壁可以是与伪倾斜部DCT的侧壁同平面的。伪绝缘层图案524可以包括与绝缘层510-516的材料相同的材料。
可以分别在字线WL1-WL4的接触倾斜部CT上放置导电插塞。导电插塞可以是字线接触插塞CP。字线WL1-WL4可以分别与字线接触插塞CP电连接。字线接触插塞CP的宽度可以比字线WL1-WL4的接触倾斜部CT的顶表面的宽度大。字线接触插塞CP的宽度可以比与字线WL1-WL4的接触倾斜部相邻的伪倾斜部DCT之间的宽度大。字线接触插塞可以穿透第一层间绝缘层560。可以在字线接触插塞CP和第一层间绝缘层560上放置第一导线ML1。字线接触插塞CP可以与第一导线ML1电连接。第一导线ML1中的一些可以沿第一方向延伸。第一导线ML 1中的另一部分可以沿与第一方向相反的第二方向延伸。例如，与衬底501上方导电图案的奇数层处放置的字线WL2、WL4连接的第一导线ML1可以沿着第一方向延伸，与衬底501上方导电图案的偶数层处放置的字线WL1、WL3连接的第一导线ML1可以沿着第二方向延伸。第一方向可以是线V’-V的方向。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。或者，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层570。第一和第二层间绝缘层560和570可以包括相同材料。
第一导线ML1可以沿与第一方向交叉的第二方向延伸。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。或者，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层570。第一和第二层间绝缘层560和570可以包括相同材料。
可以在接地选择线GSL的接触倾斜部CT上放置导电插塞。导电插塞可以是接地选择接触插塞GCP。接地选择线GSL可以与接地选择接触插塞GCP电连接。接地选择接触插塞GCP的宽度可以比接地选择线GSL的接触倾斜部CT的顶表面的宽度大。接地选择接触插塞GCP可以穿透第一层间绝缘层560。可以在接地选择接触插塞GCP和第一层间绝缘层560上放置第二导线ML2。接地选择接触插塞GCP可以与第二导线ML2电连接。第二导线ML2可以沿着第一方向延伸。第二导线ML2可以通过接地选择接触插塞GCP与接地选择线GSL电连接。并非如此，第二导线ML2可以与接地选择线GSL直接连接。第二层间绝缘层570可以覆盖第二导线ML2。
可以在串选择线SSL的接触倾斜部CT上放置导电插塞。导电插塞可以是串选择接触插塞SCP。串选择线SSL可以与串选择接触插塞SCP电连接。串选择接触插塞SCP的宽度可以比串选择线SSL的接触倾斜部CT的顶表面的宽度大。串选择接触插塞SCP可以穿透第一层间绝缘层560和第二层间绝缘层570。可以在串选择接触插塞SCP和第二层间绝缘层570上放置第三导线ML3。串选择接触插塞SCP可以与第三导线ML3电连接。第三导线ML3可以沿着第二方向延伸。第二层间绝缘层570可以覆盖第三导线ML3。参照图10B，多条串选择线SSL可以放置在凹入部中。彼此相邻的串选择线SSL的第三导线ML3可以沿不同方向延伸。
导线ML1、ML2、ML3可以沿第一和第二方向分离地延伸，它们之间夹有单元阵列区CAR。例如，与导电图案GSL、WL2、WL4(其接触倾斜部CT放置在第一接触区中)连接的导线ML2、ML1可以沿第一方向延伸，与导电图案WL1、WL3、SSL(其接触倾斜部CT放置在第二接触区中)连接的导线ML1、ML3可以沿第二方向延伸。
可以放置从凹入部A的底表面503开始向上延伸的有源区AP。有源区AP可以垂直于衬底501延伸。有源区AP可以穿透导电图案GSL、WL1-WL4、SSL，以使有源区AP的一端可以与公共源极区502电连接。可以在有源区的另一端放置漏极区D。漏极区D可以是以高浓度掺杂剂掺杂的区域。有源区AP可以包括单晶半导体。
可以在有源区AP的漏极区D上放置位线接触插塞BLCP。位线接触插塞BLCP可以与漏极区D电连接，并穿透第一层间绝缘层560。位线BL可以放置在位线接触插塞BLCP上。位线BL可以通过位线接触插塞BLCP与有源区AP的漏极区D连接。或者，位线BL也可以与漏极区D直接连接。位线BL可以沿着第一方向、以及与第二方向交叉的第三方向延伸。第三方向可以以直角与第一和第二方向交叉。位线BL可以与串选择线SSL交叉。
可以在有源区AP的侧壁与导电图案GSL、WL1-WL4、SSL之间放置信息存储层532。该信息存储层532可以采用穿透导电图案GSL、WL1-WL4、SSL的圆筒类型来设置。可以将信息存储层532设置为围绕有源区AP。该信息存储层532放置在有源区AP的侧壁、导电图案GSL、WL1-WL4、SSL与绝缘层510-516之间。
根据本发明构思第五实施例的信息存储层532可以是参照图3描述的信息存储层。
现在描述衬底501的周边电路区β。可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在凸出部B的顶表面上放置栅极绝缘层554。栅极绝缘层554可以包括二氧化硅层。栅极绝缘层554可以包括通过对凸出部B的顶表面进行热氧化而形成的部分。可以在栅极绝缘层554上放置栅极电极556。栅极电极556可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极556的两个侧壁上放置间隔部558。可以在栅极电极556的两侧的凸出部B中放置源极和漏极区553。源极和漏极区553可以是以高浓度掺杂剂掺杂的区域。
可以在栅极电极556以及源极和漏极区553上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层560。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层570。
现在描述根据本发明构思第五实施例的修改示例。图12B是沿图11A和11B的线V-V’获得的剖面图，用于说明本发明构思第五实施例的修改示例。
参照图11A、11B和12B，提供了衬底500。可以在衬底500中放置公共源极区502。衬底500可以包括凹入部A。凹入部A可以包括底表面503、以及彼此面对的第一和第二侧壁505、506。衬底500可以包括从第一和第二侧壁505、506延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面503平行。凸出部B可以由衬底500上的绝缘层504定义。
衬底500可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。可以在周边电路区β中放置周边电路。
现在描述衬底500的单元区α。单元区α可以包括与凹入部A的第一侧壁505相邻的第一接触区CR1、以及与第二侧壁506相邻的第二接触区CR2。在衬底500的单元区α中，可以放置参照图12A描述的存储单元。
现在描述衬底500的周边电路区β。
可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在绝缘层504的顶表面上放置半导体层552。半导体层552可以包括半导体材料，包括多晶硅、晶体硅和单晶硅。可以在半导体层552上放置栅极绝缘层554。栅极绝缘层554可以包括二氧化硅层。栅极绝缘层554可以包括通过对半导体层552进行热氧化而形成的部分。可以在栅极绝缘层554上放置栅极电极556。栅极电极556可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极556的两个侧壁上放置间隔部558。可以在栅极电极556的两侧的半导体层552中放置源极和漏极区553。源极和漏极区553可以是以高浓度掺杂剂掺杂的区域。
可以在栅极电极556以及源极和漏极区553上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层560。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层570。
现在描述根据本发明构思第五实施例的另一修改示例。图12C是沿图11A和11B的线V-V’获得的剖面图，用于说明发明构思第五实施例的另一修改示例。
参照图11A、11B和12C，提供了衬底501。可以在衬底501中放置公共源极区502。衬底501可以包括凹入部A。凹入部A可以包括底表面503、以及彼此面对的第一和第二侧壁505、506。第一和第二侧壁505和506中任一个可以向着凹入部A的底表面503倾斜。例如，第一侧壁505和第二侧壁506可以具有相对于底表面503的在50到90度范围中的角度。第一侧壁505相对于底表面503的斜率可以等于第二侧壁506相对于底表面503的斜率。备选地，第一侧壁505相对于底表面503的斜率可以不同于第二侧壁506相对于底表面503的斜率。衬底501可以包括从第一和第二侧壁505、506延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面503平行。可以通过蚀刻工艺来定义衬底501的凹入部A和凸出部B。备选地，如参照图12B描述的，凸出部B可以由衬底501上的绝缘层504定义。
衬底501可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。周边电路区β可以包括周边电路。
现在描述衬底501的单元区α。单元区α可以包括与凹入部A的第一侧壁505相邻的第一接触区CR1、以及与第二侧壁506相邻的第二接触区CR2。在衬底501的单元区α中，可以放置参照图12A描述的存储单元。导电图案GSL、WL1-WL4、SSL中任一个的接触倾斜部CT和伪倾斜部DCT可以具有相对于底部分BP的斜坡。
与其中放置了接触倾斜部CT的接触区相邻的侧壁与底表面503之间的角度可以等于接触倾斜部CT与底部分BP之间的角度。例如，对于第一字线WL1，接触倾斜部CT相对于底部分BP的斜率可以等于第二侧壁506相对于底表面503的斜率。当第一侧壁505和第二侧壁506相对于底表面503的斜率彼此不同时，在任何一种导电图案中，接触倾斜部相对于底部分BP的斜率可以不同于伪倾斜部DCT相对于底部分BP的斜率。
现在描述衬底501的周边电路区β。
在衬底501的周边电路区β中，可以放置参照图12A描述的周边电路。备选地，如上所述，在衬底是参照图12B描述的衬底的情况下，可以添加半导体层552。
现在描述用于形成第五实施例的半导体器件的方法。图13A到13H是用于说明形成根据本发明构思第五实施例的半导体器件的方法的横截面图。
参照图13A，提供了衬底501。衬底501可以包括凹入部A。凹入部A可以包括底表面503、以及彼此面对的第一和第二侧壁505、506。衬底501可以包括从第一和第二侧壁505、506开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。衬底501的凹入部A和凸出部B的形成可以包括蚀刻半导体衬底中对应于凹入部A的一部分，并保留半导体衬底中对应于凸出部B的一部分。
衬底501可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。单元区α可以包括凹入部A和凸出部B。可以在周边电路区β中放置周边电路。周边电路区β可以包括凸出部B。
单元区α可以包括与凹入部A的第一侧壁505相邻的第一接触区CR1、以及与第二侧壁506相邻的第二接触区CR2。单元阵列区CAR可以放置在第一接触区CR1与第二接触区CR2之间。即，第一接触区CR1与第二接触区CR2可以彼此分隔开来，中间夹有单元阵列区CAR。
衬底501可以是单晶硅半导体衬底(例如，p型硅晶片)。衬底501可以包括阱，该阱可以通过向衬底501中引入掺杂剂来形成。可以通过包括离子注入或等离子体注入的掺杂工艺来引入掺杂剂。可以在衬底501的上部分中提供公共源极区502。可以通过向阱中掺杂掺杂剂来形成公共源极区502。公共源极区502可以包括导电类型不同于阱的导电类型的掺杂剂。例如，阱可以包括p型掺杂剂，公共源极区502可以包括n型掺杂剂。
参照图13B，可以在衬底501的凹入部A中交替地形成导电图案GSL、WL1-WL4、SSL和绝缘层510-516。例如，可以顺序地沉积接地选择绝缘层510、接地选择线GSL、第一栅极间绝缘层511、第一字线WL1、第二栅极间绝缘层512、第二字线WL2、第三栅极间绝缘层513、第三字线WL3、第四栅极间绝缘层514、第四字线WL4、第五栅极间绝缘层515、串选择线SSL以及串选择绝缘层516。导电图案GSL、WL 1-WL4、SSL和绝缘层510-516可以形成在凸出部B的顶表面上。导电图案GSL、WL1-WL4、SSL可以包括金属或多晶半导体材料。绝缘层510-516可以包括二氧化硅层。
可以通过使用凸出部B的顶表面作为蚀刻停止层，来执行平面化工艺。可以通过使用回蚀(etch-back)或化学机械抛光(CMP)之一，来执行平面化工艺。通过平面化工艺，可以去除在凸出部B上形成的导电图案GSL、WL1-WL4、SSL和绝缘层510-516。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面503上方放置的底部分BP。导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁505和第二侧壁506之一上延伸的接触倾斜部CT。其中放置了导电图案中任一导电图案的接触倾斜部的接触区可以不同于其中放置了导电图案中与所述任一导电图案相邻的另一导电图案的接触倾斜部的接触区。接触倾斜部CT的暴露的顶表面可以是与凸出部B的顶表面同平面的。
导电图案GSL、WL1-WL4、SSL可以包括从底表面503上方底部分BP的另一端开始在第一侧壁505和第二侧壁506中另一个上延伸的伪倾斜部DCT。其中放置了导电图案GSL、WL1-WL4、SSL中任一导电图案的伪倾斜部的接触区可以不同于其中放置了导电图案中与所述任一导电图案相邻的另一导电图案的伪倾斜部的接触区。导电图案GSL、WL1-WL4、SSL中每一个均包括一个接触倾斜部CT和一个伪倾斜部DCT。
可以覆盖将接触倾斜部的暴露的顶表面覆盖的掩膜图案520。掩膜图案520使伪倾斜部DCT暴露出来。覆盖掩膜图案520可以包括在衬底501上形成掩膜层、以及对掩膜层进行图案化。掩膜图案520可以包括具有相对于导电图案GSL、WL1-WL4、SSL和绝缘层510-516的蚀刻选择性的材料。例如，掩膜图案520可以包括氮化硅层或光刻胶层。
参照图13C，可以通过使用掩膜图案520作为蚀刻掩膜，部分地蚀刻伪倾斜部DCT。结果，可以形成伪凹部(dummy recess portion)522。伪倾斜部DCT的长度可以比接触倾斜部CT的长度短。由于伪凹部522，可以部分地暴露出绝缘层510-516的侧壁。可以通过使用如下蚀刻方法来执行对伪倾斜部DCT的蚀刻：在该蚀刻方法中，导电图案GSL、WL1-WL4、SSL的蚀刻率(etch rate)比掩膜图案520和绝缘层510-516的蚀刻率高。然后，可以除去掩膜图案520。
可以按照沿第一方向延伸的线形式，来图案化串选择线SSL。第一方向可以是线V-V’的方向。
参照图13D，可以形成伪绝缘层图案524，该伪绝缘层图案524填充伪凹部522。伪绝缘层图案524的形成可以包括：在衬底上形成伪绝缘层；以及通过使用凸出部B的顶表面或串选择绝缘层516的顶表面来作为蚀刻停止层，来执行平面化工艺。伪绝缘层图案524的顶表面可以是与凸出部B的顶表面同平面的。伪绝缘层图案524的顶表面可以是与串选择绝缘层516的顶表面同平面的。伪绝缘层图案524的侧壁可以是与绝缘层510-516的侧壁同平面的。
可以通过蚀刻导电图案GSL、WL1-WL4、SSL和绝缘层510-516，来形成位于将凹入部底表面503处的公共源极区502暴露出来的有源区开口530。有源区开口530可以将导电图案GSL、WL1-WL4、SSL的侧壁和绝缘层510-516的侧壁暴露出来。可以通过使用各向异性蚀刻来对导电图案GSL、WL1-WL4、SSL和绝缘层510-516进行蚀刻。
参照图13E，可以形成信息存储层532，信息存储层532覆盖了通过有源区开口530暴露出来的导电图案GSL、WL1-WL4、SSL的侧壁和绝缘层510-516的侧壁。包含信息存储层532的层可以覆盖通过有源区开口530暴露出来的公共源极区502。包含信息存储层532的层可以形成在凸出部B的顶表面上、串选择绝缘层516的顶表面上、绝缘层510-516的侧壁上、伪绝缘层图案524的顶表面上、以及接触倾斜部CT的顶表面上。
再次参照图3，描述形成信息存储层532的方法。信息存储层532的形成可以包括：在有源区开口530中形成阻挡层134，形成覆盖了阻挡层134的电荷存储层135，以及形成覆盖了电荷存储层135的隧道绝缘层136。有源区的形状可以是柱形或管状的，其中，开口的核心填充有绝缘材料。
再次参考图13E，可以在有源区开口530中形成间隔部534。间隔部534可以部分地覆盖在有源区开口530的侧壁上形成的信息存储层532、以及在有源区开口530的底表面上形成的信息存储层532。间隔部534的形成可以包括：在衬底上形成间隔部层，以及对位于底部的部分进行各向异性蚀刻。间隔部534可以包括硅。间隔部534可以包括具有相对于信息存储层532的蚀刻选择性的材料。各向异性蚀刻会将未被间隔部534覆盖的底部部分暴露出来。在蚀刻之后，可以剩余层中包括开口底部部分上的信息存储层的一些部分。
参照图13F，可以通过使用间隔部534作为蚀刻掩膜，对未被间隔部534暴露出来的信息存储层532进行蚀刻。在蚀刻过程中，衬底503的表面可以暴露出来。可以去除在凸出部B的顶表面上、串选择绝缘层516的顶表面上、绝缘层510-515的顶表面上、伪绝缘层图案524的顶表面上、以及接触倾斜部CT的顶表面上形成的信息存储层532。在间隔部534包括多晶硅的情况下，可以去除间隔部534，也可以不去除间隔部534而将其用作有源区的一部分。在间隔部534是绝缘体的情况下，可以去除间隔部534，并且可以在得到的开口的侧面和底部上形成用于有源区的半导体材料。
可以形成填充有源区开口530的有源区。有源区AP可以包括，但不限于，单晶半导体。在有源区AP包括单晶半导体的情况下，可以通过外延生长来形成有源区AP，其中外延生长使用衬底501作为种子层。备选地，可以通过形成填充有源区开口530的多晶或无定形半导体层，然后通过热或激光处理来对形成的多晶或无定形半导体层进行相变，来形成有源区AP。在不去除间隔部534的情况下，有源区AP可以包括与间隔部534的材料相同的材料。有源区AP可以形成为填充有源区开口530的形式，或者形成为空心圆筒形式。
可以在有源区AP的上部分处形成漏极区D。可以通过对有源区AP的上部分进行掺杂，来形成漏极区D。漏极区D可以是如下区域：其中导电类型不同于阱中掺杂剂导电类型的掺杂剂的浓度高。例如，漏极区D可以包括高浓度的n型掺杂剂。漏极区D可以是垫形或管状的。
参照图13G，可以在凸出部B的顶表面上形成栅极绝缘层554。栅极绝缘层554的形成可以包括对半导体层552进行热氧化。在通过热氧化形成栅极绝缘层554的情况下，可以在接触倾斜部CT的顶表面上形成氧化层。因此，在形成栅极绝缘层554之前，可以附加地形成掩膜层，该掩膜层覆盖凹入部A，并且暴露出凸出部B。该掩膜层可以是绝缘层。
栅极绝缘层554可以包括二氧化硅层。栅极电极556可以形成在栅极绝缘层554上。可以在栅极电极556两侧的半导体层552中形成源极和漏极区553。可以通过向半导体层552注入杂质来形成源极和漏极区553。
参照图13H，可以在栅极电极556的两个侧壁上形成栅极间隔部558。可以在衬底401上形成第一层间绝缘层560。第一层间绝缘层560可以覆盖凸出部B上的周边电路。第一层间绝缘层560可以包括二氧化硅层。
可以通过蚀刻第一层间绝缘层560，来形成接触开口562、位线开口564和周边电路开口566，它们分别暴露出导电图案GSL、WL1-WL4的接触倾斜部CT、有源区的漏极区D以及周边电路的栅极电极556的顶表面。此时，也可以形成将周边电路区β的源极和漏极区553暴露出来的开口。可以使用各向异性蚀刻，来蚀刻第一层间绝缘层560。
如上所述，在通过热氧化工艺形成栅极绝缘层554，从而在单元区α的导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成氧化层的情况下，可以蚀刻掩膜层，以暴露接触倾斜部CT，同时蚀刻第一层间绝缘层560。或者，在通过热氧化工艺形成栅极绝缘层554，但由于未在导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成掩膜层，从而在导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成氧化层的情况下，可以蚀刻该氧化层，同时蚀刻第一层间绝缘层560。
再次参照图12A，可以形成接触插塞GCP、CP、位线接触插塞BLCP和周边电路接触插塞PCP，它们分别填充接触开口562、位线开口564和周边电路开口566。
接地选择接触插塞GCP可以与接地选择线GSL的接触倾斜部CT电连接。字线接触插塞CP可以与位线WL1-WL4电连接。接触插塞GCP、CP中的每一个均可以包括电导率比导电图案GSL、WL1-WL4的电导率高的材料。周边电路接触插塞PCP可以与栅极电极556电连接。周边电路接触插塞PCP可以包括电导率比栅极电极556的电导率高的材料。例如，接触插塞GCP、CP、位线接触插塞BLCP和周边电路接触插塞PCP可以包括钨。
可以在接地选择接触插塞GCP形成第二导线ML2。可以在字线接触插塞CP上形成第一导线ML1。可以在位线接触插塞BLCP上形成位线BL。可以在周边电路接触插塞PCP上形成第四导线ML4。第二导线ML2、第一导线ML1、位线BL和第四导线ML4的形成可以包括：在第一层间绝缘层560上形成导电层，并对导电层进行图案化。
可以形成第二层间绝缘层570，其覆盖了第二导线ML2、第一导线ML1和第四导线ML4。第二层间绝缘层570可以包括与第一层间绝缘层560的材料相同的材料。可以形成串选择接触插塞SCP，其穿透第二层间绝缘层570和第一层间绝缘层560，并填充将串选择线SSL的接触倾斜部暴露的开口。串选择接触插塞SCP可以包括电导率高于串选择线SSL的电导率的材料。可以在串选择接触插塞SCP上形成第三导线ML3。第三导线ML3的形成可以包括：在第二层间绝缘层570上形成导电层，并对导电层进行图案化。这样，可以提供参照图12A描述的半导体器件。
现在描述用于形成参照图12B描述的、根据本发明构思第五实施例的修改示例的半导体器件的方法。
参照图12B，在参照图13A到13H以及图12A描述的形成半导体器件的方法中，可以通过在衬底500上形成绝缘层504，蚀刻绝缘层504中对应于凹入部A的一部分，并且保留绝缘层504中对应于凸出部B的一部分，来定义凹入部A和凸出部B。
可以在周边电路区β的凸出部B上形成半导体层552。半导体层552的形成可以包括：在凸出部B的顶表面接合(bond)半导体层552，或者生长半导体层552。半导体层552可以包括硅。可以在半导体层552上形成栅极绝缘层554。之后，通过参照图13G到13H描述的形成周边电路的方法，来形成周边电路。
现在描述用于形成参照图12C描述的、根据本发明构思第五实施例的另一修改示例的半导体器件的方法。
参照图12C，在参照图13A到13H以及图12A描述的形成半导体器件的方法中，可以将第一侧壁505和第二侧壁506中的至少一个形成为相对于底表面503倾斜。在这种情况下，可以将接触倾斜部CT和伪倾斜部DCT形成为相对于底表面506和底部分BP倾斜。可以将绝缘层510-516的侧壁部分形成为相对于底表面503倾斜。
现在描述根据本发明构思第六实施例的半导体器件。图14A和14B是用于说明根据本发明构思第六实施例的半导体器件的平面图，图15A是沿图14A和14B的线VI-VI’获得的剖面图。
参照图14A、14B和15A，提供了衬底601。衬底601可以是基于半导体的衬底。衬底601可以包括阱。该阱可以包括第一导电类型的掺杂剂。可以在衬底601上放置公共源极区602。公共源极区602可以采用盘形式放置在衬底601的单元区中。备选地，公共源极区可以是在衬底上的线类型的。例如，可以通过对针对替代栅工艺(gatereplacement process)而形成的沟槽进行植入，来形成公共源极区。公共源极区602可以包括高浓度掺杂剂。公共源极区602中包括的掺杂剂可以具有第二导电类型，第二导电类型不同于阱中包括的掺杂剂的导电类型。例如，在阱包括p型掺杂剂的情况下，公共源极区602可以包括高浓度的n型掺杂剂。
衬底601可以包括凹入部A。凹入部A可以包括底表面603、以及彼此面对的第一和第二侧壁605、606。衬底601可以包括从第一和第二侧壁605、606开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。可以通过蚀刻半导体衬底中对应于凹入部A的一部分，并保留半导体衬底中对应于凸出部B的一部分，来形成凹入部A和凸出部B。在这种情况下，衬底601可以是一体的衬底。
衬底601可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。单元区α可以包括凹入部A和凸出部B。可以在周边电路区β中放置周边电路。
现在描述衬底601的单元区α。单元区α可以包括与凹入部A的第一侧壁605相邻的第一接触区CR1、以及与第二侧壁606相邻的第二接触区CR2。单元阵列区CAR可以放置在第一接触区CR1与第二接触区CR2之间。即，第一接触区CR1与第二接触区CR2可以彼此分隔开来，中间夹有单元阵列区CAR。
导电图案GSL、WL1-WL4、SSL彼此分隔开来，可以放置在衬底601上。导电图案GSL、WL1-WL4、SSL可以包括接地选择线GSL、字线WL1-WL4、以及串选择线SSL，这些导电图案顺序地堆叠在衬底601的凹入部A上。导电图案GSL、WL1-WL4、SSL可以彼此分隔开来，之间夹有栅极间绝缘层610-614。例如，可以顺序地堆叠接地选择线GSL、第一栅极间绝缘层610、第一字线WL1、第二栅极间绝缘层611、第二字线WL2、第三栅极间绝缘层612、第三字线WL3、第四栅极间绝缘层613、第四字线WL4、第五栅极间绝缘层614和串选择线SSL。绝缘层610-614可以包括在衬底601的凹入部A的底表面603上方的底部分、以及从底部分开始在第一侧壁605和第二侧壁606上延伸的侧壁部分。可以在串选择线SSL上放置串选择绝缘层615。导电图案GSL、WL1-WL4、SSL可以具有沿第一方向延伸的线形式。第一方向可以是线VI-VI’的方向。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面603上方放置的底部分BP。随着底部分BP逐渐远离衬底601的凹入部A，底部分BP的长度可以缩短。底部分BP可以与底表面603平行。底部分BP可以与凸出部B的顶表面平行。
导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁605和第二侧壁606中任一个上延伸的接触倾斜部CT。其中放置了导电图案中任一导电图案的倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的接触倾斜部的接触区。例如，在接地选择线GSL的接触倾斜部CT放置在第一接触区CR1中的情况下，与接地选择线GSL相邻的第一字线WL1的接触倾斜部CT可以放置在第二接触区CR2中。
接触倾斜部CT的延长线可以与底表面603交叉。延长线可以直角与底表面603交叉。随着接触倾斜部CT远离凹入部A，接触倾斜部CT的长度可以减小。接触倾斜部CT的顶表面可以是与凸出部B的顶表面同平面的。接触倾斜部CT与底部分BP之间的角度可以是90度。
导电图案GSL、WL1-WL4、SSL可以包括伪倾斜部DCT，其从底表面603上的底部分BP的另一端开始，在第一侧壁605和第二侧壁606中的另一个上延伸。其中放置了导电图案GSL、WL1-WL4、SSL中任一导电图案的伪倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的伪倾斜部的接触区。例如，在串选择线SSL的伪倾斜部DCT放置在第一接触区CR1中的情况下，与串选择线SSL相邻的第四字线WL4的伪倾斜部DCT可以放置在第二接触区CR2中。
导电图案GSL、WL1-WL4、SSL中每一个均可以包括一个接触倾斜部CT和一个伪倾斜部DCT。在导电图案GSL、WL1-WL4、SSL之一中，伪倾斜部DCT的长度可以比接触倾斜部CT的长度短。接触倾斜部CT可以放置在彼此相邻的伪倾斜部DCT之间。与伪倾斜部DCT之一相邻的接触倾斜部CT可以它们之间插入的绝缘层的侧壁而彼此分隔开来。
伪绝缘层图案664可以放置在伪倾斜部DCT上。伪绝缘层图案664的顶表面可以是与凸出部B的顶表面同平面的。伪绝缘层图案664的顶表面可以是与串选择绝缘层615的顶表面同平面的。伪绝缘层图案664的侧壁可以是与伪倾斜部DCT的侧壁同平面的。伪绝缘层图案664可以包括与绝缘层610-615的材料相同的材料。
可以分别在字线WL1-WL4的接触倾斜部CT上放置导电插塞。导电插塞可以是字线接触插塞CP。字线WL1-WL4可以分别与字线接触插塞CP电连接。字线接触插塞CP的宽度可以比字线WL1-WL4的接触倾斜部CT的顶表面的宽度大。字线接触插塞CP的宽度可以比与字线WL1-WL4的接触倾斜部相邻的伪倾斜部DCT之间的宽度大。字线接触插塞可以穿透第一层间绝缘层680。可以在字线接触插塞CP和第一层间绝缘层680上放置第一导线ML1。字线接触插塞CP可以与第一导线ML1电连接。第一导线ML1可以沿与第一方向交叉的第二方向延伸。第一导线ML1可以通过字线接触插塞CP与字线WL1-WL4电连接。或者，第一导线ML1可以与字线WL1-WL4直接连接。可以放置覆盖第一导线ML1的第二层间绝缘层690。第一和第二层间绝缘层680和690可以包括相同材料。
可以在接地选择线GSL的接触倾斜部CT上放置导电插塞。导电插塞可以是接地选择接触插塞GCP。接地选择线GSL可以与接地选择接触插塞GCP电连接。接地选择接触插塞GCP的宽度可以比接地选择线GSL的接触倾斜部CT的顶表面的宽度大。接地选择接触插塞GCP可以穿透第一层间绝缘层680。可以在接地选择接触插塞GCP和第一层间绝缘层680上放置第二导线ML2。接地选择接触插塞GCP可以与第二导线ML2电连接。第二导线ML2可以沿着第二方向延伸。第二导线ML2可以通过接地选择接触插塞GCP与接地选择线GSL电连接。或者，第二导线ML2可以与接地选择线GSL直接连接。第二层间绝缘层690可以覆盖第二导线ML2。
可以在串选择线SSL的接触倾斜部CT上放置导电插塞。导电插塞可以是串选择接触插塞SCP。串选择线SSL可以与串选择接触插塞SCP电连接。串选择接触插塞SCP的宽度可以比串选择线SSL的接触倾斜部CT的顶表面的宽度大。串选择接触插塞SCP可以穿透第一层间绝缘层680和第二层间绝缘层690。可以在串选择接触插塞SCP和第二层间绝缘层690上放置第三导线ML3。串选择接触插塞SCP可以与第三导线ML3电连接。第三导线ML3可以沿着第一方向延伸。参照图14B，多条串选择线SSL可以放置在凹入部中。彼此相邻的串选择线SSL的第三导线ML3可以沿不同方向延伸。
可以在两侧分离地放置导线ML1、ML2，之间夹有单元阵列区CAR。与导电图案GSL、WL1-WL4中的一个导电图案连接的导线可以放置在接触区中，该接触区可以不同于其中放置了与所述一个导电图案的相邻导电图案连接的导线的接触区。例如，与第一字线WL1连接的第一导线ML1可以放置在第二接触区CR2中，分别与第一字线WL1的相邻的接地选择线GSL和第二字线WL2连接的第二导线ML2和第一导线ML1可以放置在第一接触区CR1中。在该实施例中，形成用于切割导电图案WL1-WL4、GSL以及集成层的沟槽(未示出)。这些沟槽用于栅极替换以及对包括信息存储层的层进行填充。
可以放置从凹入部A的底表面603开始向上延伸的有源区AP。有源区AP可以垂直于衬底601延伸。有源区AP可以穿透导电图案GSL、WL1-WL4、SSL。备选地，有源区AP可以面对导电图案GSL、WL1-WL4、SSL的侧壁。有源区AP的一端可以与公共源极区602电连接。可以在有源区的另一端放置漏极区D。漏极区D可以是以高浓度掺杂剂掺杂的区域。有源区AP可以包括单晶半导体。
可以在有源区AP的漏极区623上放置位线接触插塞BLCP。位线接触插塞BLCP可以与漏极区623电连接，并穿透第一层间绝缘层680。位线BL可以放置在位线接触插塞BLCP上。位线BL可以通过位线接触插塞BLCP与有源区AP的漏极区623连接。或者，位线BL也可以与漏极区623直接连接。位线BL可以沿着与第一方向交叉的第二方向延伸。位线BL可以与第三导线ML3交叉。
可以在有源区AP的侧壁与导电图案GSL、WL1-WL4、SSL之间放置信息存储层640。包含该信息存储层640的层可以放置在导电图案GSL、WL1-WL4、SSL与绝缘层610-615之间。
根据本发明构思第六实施例的信息存储层640可以是参照图6A或6B描述的信息存储层。
现在描述衬底601的周边电路区β。
可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在凸出部B的顶表面上放置栅极绝缘层654。栅极绝缘层654可以包括二氧化硅层。栅极绝缘层654可以包括通过对凸出部B的顶表面进行热氧化而形成的部分。可以在栅极绝缘层654上放置栅极电极656。栅极电极656可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极656的两个侧壁上放置间隔部658。可以在栅极电极656的两侧的凸出部B中放置源极和漏极区653。源极和漏极区653可以是以高浓度掺杂剂掺杂的区域。
可以在栅极电极656以及源极和漏极区653上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层680。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层690。
现在描述根据本发明构思第六实施例的修改示例。图15B是沿图14A和14B的线VI-VI’获得的剖面图，用于说明发明构思第六实施例的修改示例。
参照图14A、14B和15B，提供了衬底600。可以在衬底600中放置公共源极区602。衬底600可以包括凹入部A。凹入部A可以包括底表面603、以及彼此面对的第一和第二侧壁605、606。衬底600可以包括从第一和第二侧壁605、606延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面603平行。凸出部B可以由衬底600上的绝缘层604定义。
参照图14A和14B，与图1A和1B中一样，将在单元阵列部分的一个边缘外部延伸的互连电连接至一侧的字线的接触倾斜部，而将在单元阵列部分的另一边缘外部延伸的另一互连电连接至另一侧的字线的接触倾斜部。根据图14A，所有SSL都连接至任一侧的互连，而根据图14B，一些SSL连接至一侧的互连，一些SSL连接至另一侧的互连。可以交替选择字线。即，在串的底部到顶部方向上奇数编号的字线，例如，第一、第三、第五字线，连接至串一侧的互连，偶数编号的字线，例如第二、第四、第六字线，连接至串另一侧的互连。
衬底600可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。可以在周边电路区β中放置周边电路。
现在描述衬底600的单元区α。单元区α可以包括与凹入部A的第一侧壁605相邻的第一接触区CR1、以及与第二侧壁606相邻的第二接触区CR2。在衬底600的单元区α中，可以放置参照图15A描述的存储单元。
现在描述衬底600的周边电路区β。
可以在周边电路区β的凸出部B的顶表面上放置周边电路。可以在绝缘层604的顶表面上放置半导体层672。半导体层672可以包括半导体材料，包括多晶硅、晶体硅和单晶硅。可以在半导体层672上放置栅极绝缘层674。栅极绝缘层674可以包括二氧化硅层。栅极绝缘层674可以包括通过对半导体层672进行热氧化而形成的部分。可以在栅极绝缘层674上放置栅极电极676。栅极电极676可以包括选自如下组中的一种：掺杂的多晶硅、金属和金属硅化物。可以在栅极电极676的两个侧壁上放置栅极间隔部678。可以在栅极电极676的两侧的半导体层672中放置源极和漏极区673。源极和漏极区673可以是以高浓度掺杂剂掺杂的区域。
可以在栅极电极676以及源极和漏极区673上放置周边电路接触插塞PCP，该周边电路接触插塞PCP穿透第一层间绝缘层680。可以在周边电路接触插塞PCP上放置第四导线ML4。可以在第四导线ML4上放置第二层间绝缘层690。
现在描述根据本发明构思第六实施例的另一修改示例。该示例实施例被修改为是倾斜的。图15C是沿图14的线VI-VI’获得的剖面图，用于说明发明构思第六实施例的另一修改示例。
参照图14和15C，提供了衬底601。可以在衬底601中放置公共源极区602。衬底601可以包括凹入部A。凹入部A可以包括底表面603、以及彼此面对的第一和第二侧壁605、606。第一和第二侧壁605和606中任一个可以向着凹入部A的底表面603倾斜。例如，第一侧壁605和第二侧壁606可以具有相对于底表面603的在50到90度范围中的角度。第一侧壁605相对于底表面603的斜率可以等于第二侧壁606相对于底表面603的斜率。备选地，第一侧壁605相对于底表面603的斜率可以不同于第二侧壁606相对于底表面603的斜率。衬底601可以包括从第一和第二侧壁605、606延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面503平行。可以通过对衬底601的蚀刻工艺来定义衬底601的凹入部A和凸出部B。备选地，如参照图15B描述的，凸出部B可以由衬底601上的绝缘层604定义。
衬底601可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。周边电路区β可以包括周边电路。
现在描述衬底601的单元区α。单元区α可以包括与凹入部A的第一侧壁605相邻的第一接触区CR1、以及与第二侧壁606相邻的第二接触区CR2。在衬底601的单元区α中，可以放置参照图15A描述的存储单元。导电图案GSL、WL1-WL4、SSL中任一个的接触倾斜部CT和伪倾斜部DCT可以具有相对于底部分BP的斜坡。
与其中放置了接触倾斜部CT的接触区相邻的侧壁与底表面603之间的角度可以等于接触倾斜部CT与底部分BP之间的角度。例如，对于第一字线WL1，接触倾斜部CT相对于底部分BP的斜率可以等于第二侧壁606相对于底表面603的斜率。当第一侧壁605和第二侧壁606相对于底表面603的斜率彼此不同时，在任何一种导电图案中，接触倾斜部相对于底部分BP的斜率可以不同于伪倾斜部DCT相对于底部分BP的斜率。
现在描述衬底601的周边电路区β。
在衬底601的周边电路区β中，可以放置参照图15A描述的周边电路。备选地，如上所述，在衬底是参照图15B描述的衬底的情况下，可以添加半导体层672。
(用于形成根据第六实施例的半导体器件的方法)
现在描述用于形成第六实施例的半导体器件的方法。图16A到16I是用于说明形成根据本发明构思第六实施例的半导体器件的方法的横截面图。
参照图16A，提供了衬底601。衬底601可以包括凹入部A。凹入部A可以包括底表面603、以及彼此面对的第一和第二侧壁605、606。衬底601可以包括从第一和第二侧壁605、606开始延伸的凸出部B。凸出部B的顶表面可以与凹入部A的底表面平行。可以通过部分地蚀刻衬底中对应于凹入部A的一部分，来定义衬底601的凹入部A和凸出部B。在这种情况下，衬底601可以是一体的衬底。
衬底601可以包括单元区α和周边电路区β。可以在单元区α中放置存储单元。单元区α可以包括凹入部A和凸出部B。周边电路区β可以包括周边电路。周边电路区β可以包括凸出部B。
单元区α可以包括与凹入部A的第一侧壁605相邻的第一接触区CR1、以及与第二侧壁606相邻的第二接触区CR2。单元阵列区CAR可以放置在第一接触区CR1与第二接触区CR2之间。即，第一接触区CR1与第二接触区CR2可以彼此分隔开来，中间夹有单元阵列区CAR。
衬底601可以是单晶硅半导体衬底(例如，p型硅晶片)。衬底601可以包括阱，该阱可以通过向衬底601中引入掺杂剂来形成。可以通过包括离子注入或等离子体注入的掺杂工艺来引入掺杂剂。可以在衬底601的上部分中提供公共源极区602。可以通过向阱中掺杂掺杂剂来形成公共源极区602。公共源极区602可以包括导电类型不同于阱的导电类型的掺杂剂。在本发明的一个实施例中，公共源极区可以形成在沟槽的底部区域中。例如，阱可以包括p型掺杂剂，公共源极区602可以包括n型掺杂剂。
可以在衬底601的凹入部A中交替地堆叠牺牲层SC1-SC6和绝缘层610-615。例如，可以顺序地形成第一牺牲层SC1、第一栅极间绝缘层610、第二牺牲层SC2、第二栅极间绝缘层611、第三牺牲层SC3、第三栅极间绝缘层612、第四牺牲层SC4、第四栅极间绝缘层613、第五牺牲层SC5、第五栅极间绝缘层614、第六牺牲层SC6和串选择绝缘层615。牺牲层SC1-SC6和绝缘层610-615也可以形成在凸出部B的顶表面上。牺牲层SC1-SC6和绝缘层610-615中每一个均可以包括在凹入部A的底表面603上方放置的底部分、以及在第一侧壁605和第二侧壁606上延伸的侧壁部分。牺牲层的材料可以是能够被有选择地去除的材料。例如，牺牲层包括氮化硅，其可以通过磷酸或含酸的磷，有选择地被去除。
绝缘层610-615可以包括二氧化硅层。牺牲层SC1-SC6可以由能够将绝缘层610-615的蚀刻最小化并且能够有选择地被去除的材料形成。例如，牺牲层SC1-SC6可以包括氮化硅层。
可以通过使用凸出部B的顶表面作为蚀刻停止层，来执行平面化工艺。可以通过使用回蚀或化学机械抛光(CMP)之一，来执行平面化工艺。凸出部B的顶表面可以是与绝缘层610-615的侧壁部分的顶表面同平面的。牺牲层SC1-SC6的侧壁部分的顶表面可以是与绝缘层610-615的侧壁部分的顶表面以及凸出部B的顶表面同平面的。
参照图16B，可以通过对交替堆叠的绝缘层610-615和牺牲层SC1-SC6进行图案化，来形成将衬底601的凹入部A的底表面603暴露出来的第一开口620。可以通过各向异性蚀刻技术来执行用于形成开口620的图案化。第一开口620可以暴露出凹入部A的底表面603、绝缘层610-615的侧壁以及牺牲层SC1-SC6的侧壁。
参照图16C，可以形成覆盖了开口620的内壁的有源区AP。可以通过使用化学汽相沉积或原子层沉积(ALD)来服帖地覆盖开口620的内壁，来形成有源区AP。可以将有源区AP形成为与有源区AP接触的衬底601的导电类型相同的导电类型，以使有源区AP可以与衬底601电连接。例如，有源区AP可以包括单晶硅，其与衬底601连续，而无任何晶体缺陷。为此目的，可以使用外延技术之一，从暴露出的衬底601中生长有源区AP。可以用绝缘材料624(例如，二氧化硅，氮化硅或空气)来填充第一开口620的剩余空间。可以在有源区AP的上部分处形成漏极区623。有源区的形状可以是柱形、管状或条面形的。
可以通过对绝缘层610-615和牺牲层SC1-SC6进行图案化，来形成预备栅极分离区，该预备栅极分离区将衬底601的凹入部A的底表面603暴露出来。可以在沿第二方向相邻的有源区AP之间形成预备栅极分离区(见图14)。可以通过预备栅极分离区，暴露出绝缘层610-615的侧壁以及牺牲层SC1-SC6的侧壁。预备栅极分离区的形成可以与第一开口620的形成相同。
参照图16D，可以去除通过预备栅极分离区而暴露出的牺牲层SC1-SC6。可以形成将牺牲层暴露出来的沟槽(未示出)，并使用由沟槽形成的区域，来执行去除牺牲层。可以在绝缘层610-615之间形成将有源区AP的侧壁暴露出的栅极区630。可以使用如下蚀刻方法来去除牺牲层SC1-SC6：该蚀刻方法具有相对于绝缘材料624的蚀刻选择性。可以使用干法或湿法蚀刻、各向异性蚀刻或两者，来执行对牺牲层SC1-SC6的去除。此时，被填充的有源区AP和绝缘材料的核心部分可以作为支撑部，用于为栅极间层来支持绝缘层610-615。
参照图16E，可以在其中形成有栅极区630的获得的衬底上服帖地形成包括信息存储层640的层。可以在通过栅极区630暴露出的有源区AP侧壁上形成信息存储层640。包含信息存储层640的层可以形成在凸出部B的顶表面上、串选择绝缘层615的顶表面上、绝缘层610-615的通过栅极区630暴露出的部分上。
再次参照图6，描述形成信息存储层640的方法。信息存储层640的形成可以包括：形成覆盖了有源区AP侧壁的隧道绝缘层242，形成覆盖了隧道绝缘层242的电荷存储层244，以及形成覆盖了电荷存储层244的阻挡层。
再次参考图16E，可以在信息存储层640上形成预备栅极导电层650，预备栅极导电层650填充预备栅极分离区和栅极区。预备栅极导电层650可以包括选自如下组中至少一种：多晶硅层、硅化物层和金属层，使用提供了超级阶梯覆盖(superior step coverage)的化学汽相沉积(CVD)或原子层沉积(ALD)，来形成预备栅极导电层650。同时，因为信息存储层640也形成在衬底601上，所以可以将预备栅极导电层650与衬底601电分离。
参照图16F，在形成预备栅极导电层650之后，可以执行蚀刻工艺。可以使用湿法蚀刻、干法蚀刻或两者，来执行该蚀刻工艺。可以去除在凸出部B的顶表面上的预备栅极导电层650和信息存储层640。可以去除预备栅极分离区的预备栅极导电层650。
本实施例中随后的工艺过程与图13F到13G中示出的实施例中的那些类似。
通过对预备栅极导电层650图案化，可以形成导电图案GSL、WL1-WL4、SSL。
导电图案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面603上方放置的底部分BP。导电图案GSL、WL1-WL4、SSL可以包括从底部分BP的一端开始在第一侧壁605和第二侧壁606之一上延伸的接触倾斜部CT。其中放置了导电图案中任一导电图案的接触倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的接触倾斜部的接触区。接触倾斜部CT的暴露的顶表面可以是与凸出部B的顶表面同平面的。
导电图案GSL、WL1-WL4、SSL可以包括伪倾斜部DCT，其从底表面603上的底部分BP的另一端开始，在第一侧壁605和第二侧壁606中另一侧壁上延伸。其中放置了导电图案GSL、WL1-WL4、SSL中任一导电图案的伪倾斜部的接触区可以不同于其中放置了与所述任一导电图案相邻的另一导电图案的伪倾斜部的接触区。导电图案GSL、WL1-WL4、SSL中每一个均可以包括一个接触倾斜部CT和一个伪倾斜部DCT。
可以形成覆盖接触倾斜部的暴露的顶表面的掩膜图案660。掩膜图案660可以暴露出伪倾斜部DCT。掩膜图案660的形成可以包括：在衬底601上形成掩膜层，并对掩膜层进行图案化。掩膜图案660可以包括如下材料：该材料具有相对于导电图案GSL、WL1-WL4、SSL和绝缘层610-615的蚀刻选择性。例如，掩膜图案660可以包括氮化硅层或光刻胶图案。
参照图16G，可以通过使用掩膜图案660作为蚀刻掩膜，部分地蚀刻伪倾斜部DCT。结果，可以形成伪凹部(dummy recess portion)662。伪倾斜部DCT的长度可以比接触倾斜部CT的长度短。由于伪凹部662，可以部分地暴露出绝缘层610-615的侧壁。可以通过使用如下蚀刻方法来执行对伪倾斜部DCT的蚀刻：在该蚀刻方法中，导电图案GSL、WL1-WL4、SSL的蚀刻率比掩膜图案660和绝缘层610-615的蚀刻率高。然后，可以除去掩膜图案660。
参照图16H，可以形成伪绝缘层图案664，该伪绝缘层图案664填充伪凹部662。伪绝缘层图案664的形成可以包括：在衬底601上形成伪绝缘层；以及通过使用凸出部B的顶表面或串选择绝缘层615的顶表面来作为蚀刻停止层，来执行平面化工艺。伪绝缘层图案664的顶表面可以是与凸出部B的顶表面同平面的。伪绝缘层图案664的顶表面可以是与串选择绝缘层615和接触倾斜部CT的顶表面同平面的。
可以在凸出部B的顶表面上形成栅极绝缘层674。可以通过热氧化工艺来形成栅极绝缘层674。栅极绝缘层674可以包括二氧化硅层，该二氧化硅层的厚度在大约40埃到大约300埃的范围内。在通过热氧化工艺形成栅极绝缘层674的情况下，可以在暴露出的单元区α的导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成氧化层。因此，在形成栅极绝缘层674之前，可以附加地形成覆盖了凹入部A并且暴露出凸出部B的掩膜层。该掩膜层可以是绝缘层。
栅极电极676可以形成在栅极绝缘层674上。可以在栅极电极676两侧在凸出部B中形成源极和漏极区673。源极和漏极区673可以是用高浓度掺杂剂掺杂的区域。
参照图16I，可以在栅极电极676的两个侧壁上形成栅极间隔部678。可以形成覆盖衬底601的整个表面的第一层间绝缘层680。第一层间绝缘层680可以包括二氧化硅层。可以通过蚀刻第一层间绝缘层680，来形成接触开口682、位线开口684和周边电路开口686，它们分别暴露出接触倾斜部CT的顶表面、漏极区623以及周边电路区β的栅极电极676。也可以形成将周边电路区β的源极和漏极区673暴露出来的开口。蚀刻第一层间绝缘层680可以包括：使用各向异性蚀刻，来蚀刻第一层间绝缘层680。
如上所述，在通过热氧化工艺形成栅极绝缘层674，在单元区α的导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成掩膜层的情况下，可以蚀刻掩膜层，以暴露接触倾斜部，同时蚀刻第一层间绝缘层680。或者，在通过热氧化工艺形成栅极绝缘层674，但由于未在导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成掩膜层，从而在导电图案GSL、WL1-WL4、SSL的接触倾斜部CT的顶表面上形成氧化层的情况下，可以蚀刻该氧化层以暴露接触倾斜部CT，同时蚀刻第一层间绝缘层680。
再次参照图15A，可以形成接触插塞GCP、CP、位线接触插塞BLCP和周边电路接触插塞PCP，它们分别填充接触开口682、位线开口684和周边电路开口686。
接地选择接触插塞GCP可以与接地选择线GSL的接触倾斜部CT电连接。字线接触插塞CP可以与字线WL1-WL4电连接。接触插塞GCP、CP中的每一个均可以包括电导率比导电图案GSL、WL1-WL4的电导率高的材料。周边电路接触插塞PCP可以与栅极电极676电连接。周边电路接触插塞PCP可以包括电导率比栅极电极676的电导率高的材料。例如，接触插塞GCP、CP、位线接触插塞BLCP和周边电路接触插塞PCP可以包括钨。
可以在接地选择接触插塞GCP上形成第二导线ML2。可以在字线接触插塞CP上形成第一导线ML1。可以在位线接触插塞BLCP上形成位线BL。可以在周边电路接触插塞PCP上形成第四导线ML4。第二导线ML2、第一导线ML1、位线BL和第四导线ML4的形成可以包括：在第一层间绝缘层680上形成导电层，并对导电层进行图案化。
可以形成第二层间绝缘层690，其覆盖了第二导线ML2、第一导线ML1和第四导线ML4。第二层间绝缘层690可以包括与第一层间绝缘层680的材料相同的材料。可以形成串选择接触插塞SCP，其穿透第二层间绝缘层690，并填充将串选择线SSL的接触倾斜部暴露的开口。串选择接触插塞SCP可以包括电导率高于串选择线SSL的电导率的材料。可以在串选择接触插塞SCP上形成第三导线ML3。第三导线ML3的形成可以包括：在第二层间绝缘层690上形成导电层，并对导电层进行图案化。这样，可以提供参照图15A描述的半导体器件。
现在描述用于形成根据修改示例的半导体器件的方法。现在描述用于形成参照图15B描述的、根据本发明构思第六实施例的修改示例的半导体器件的方法。
参照图15B，在参照图16A到16I和15A描述的形成半导体器件的方法中，衬底600的凹入部A和凸出部B的形成可以包括：在衬底600上形成绝缘层604，对凹入部A上的绝缘层604进行蚀刻，以及保留在凸出部B上的绝缘层604。
在参照图15B描述的形成周边电路的方法中，可以在周边电路区β的凸出部B上形成半导体层672。例如，可以通过在凸出部B的顶表面接合半导体层672，或者生长半导体层672，来形成半导体层672。例如，半导体层672可以包括单晶硅或多晶硅。可以在半导体层672上形成栅极绝缘层674。
现在描述用于形成参照图15C描述的、根据本发明构思第六实施例的另一修改示例的半导体器件的方法。参照图15C，在参照图16A到16I以及图15A描述的形成半导体器件的方法中，可以将第一侧壁605和第二侧壁606中的至少一个形成为相对于底表面603倾斜。在这种情况下，可以将接触倾斜部CT和伪倾斜部DCT形成为相对于底表面603和底部分BP倾斜。可以将绝缘层610-615的侧壁部分形成为相对于底表面603倾斜。
可以利用参照图12A到12C以及图13A到13H描述的用于形成半导体器件的方法，来形成根据本发明构思第一到第三实施例的半导体器件。
可以利用参照图15A到15C以及图16A到16I描述的用于形成半导体器件的方法，来形成根据本发明构思第二和第四实施例的半导体器件。
现在描述本发明构思的应用示例。图17是包括根据本发明构思实施例的半导体器件的存储系统的框图。
参照图17，存储系统1100可应用于个人数据助理(PDA)、便携式计算机、web书写板、无线电话、移动电话、数字音乐播放器、存储卡、以及其他任何能够发送和/或接收数据无线环境的设备。
存储系统1100包括控制器1110、输入/输出设备1120(例如，键区、键盘和显示器)、存储器1130、接口1140以及总线1150。存储器1130和接口1140通过总线1150彼此通信。
控制器1110包括至少一个微处理器、数字信号处理器、微控制器或其他类似处理器设备。存储器1130可以用于存储由控制器1110执行的命令。输入/输出设备1120可以从/向存储系统1100的外部设备接收/输出数据或信号。例如，输入/输出设备1120可以包括键盘、键区或显示设备。
存储器1130包括根据本发明构思的非易失性存储器件。存储器1130还可以包括非易失性随机存取存储器和其他类型的存储器。接口1140用于向/从通信网络发送/接收数据。
图18是具有根据本发明构思实施例的半导体器件的存储卡的示例框图。参照图18，用于支持大容量数据存储的存储卡1200上安装有根据本发明构思的闪速存储器件1210。存储卡1200包括存储控制器1220，用于控制主机与闪速存储器件1210之间的数据交换。
SRAM 1221用作处理单元1222的工作存储器。主机接口1223具有针对与存储卡1200连接的主机的数据交换协议。误差校正块1224检测并校正从多位闪速存储器件1210读取的数据中的误差。存储器接口1225与闪速存储器件1210进行接口连接。处理单元1222执行针对存储控制器1220的数据交换的控制操作。虽然图18中未示出，但是本领域技术人员将容易理解，存储卡1200还可以包括ROM(未示出)，用于存储与主机进行接口的代码数据。
图19是安装有根据本发明构思的半导体器件的信息处理系统的示例框图。参照图19，本发明构思的闪速存储器件1310安装在例如移动设备或台式计算机等信息处理系统1300上。信息处理系统1300包括闪速存储系统1310、调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340、以及用户接口1350，它们与系统总线1360电连接。可以像上述存储系统或闪速存储系统的结构一样，以实质上相同的结构来配置闪速存储系统1310。由CPU 1330处理的或从外部设备接收的数据存储在闪速存储系统1310中。这里，闪速存储系统1310可以配置为包括固态驱动(SSD)。在这种情况下，信息处理系统1300可以在闪速存储系统1310中稳定地存储大量数据。随着可靠性的增强，闪速存储系统1310可以减少用于误差校正的资源，从而为信息处理系统1300提供高速数据交换功能。虽然图19未示出，但是本领域技术人员容易理解，信息处理系统1300还可以包括应用芯片集、摄像机图像处理器(CIS)和输入/输出设备。
此外，可以采用多种类型的封装来安装根据本发明构思实施例的闪速存储器或闪速存储系统。根据本发明构思实施例的闪速存储器或闪速存储系统的封装示例可以包括层叠封装(PoP)，球栅阵列封装(BGA)，片尺寸封装(CSP)，塑料有引线芯片载体(PLCC)，塑料双列直插式封装(PDIP)，多芯片封装(MCP)，晶片级封装(WP)，晶片级制造封装(WFP)，晶片级工艺堆叠封装(WSP)，窝伏尔组件中晶元(adie in waffle pack)，晶片中晶元形式(a die in wafer form)，板上芯片封装(COB)，陶瓷双列直插式封装(CERDIP)，塑料公制(标准)方型扁平式封装(MQFP)，薄型方型扁平式封装(TQFP)，小外型封装(SOP)，缩小外型封装(SSOP)，薄型小外型封装(TSOP)，薄型方型扁平式封装(TQFP)，系统封装(SIP)。
图20是根据本发明构思的非易失性存储器件的框图。参照图20，根据本发明构思的非易失性存储器件1400包括存储单元阵列1430、控制逻辑电路1440、电压产生器1410、在单元阵列1430的每一侧放置的解码电路1420(行解码器)、以及页缓冲器1450。该半导体存储器件可以包括：衬底；在衬底上放置并且实质上沿衬底的法线方向的存储串，存储串包括多个存储单元；多条字线；以及至少两个行解码器。多条字线具有与存储串的第一侧的一个行解码器电连接的第一组字线、以及与存储串的第二侧的另一行解码器电连接的第二组字线。在一侧和另一个侧，在单元阵列部分的一个边缘外部延伸的互连可以连接至两侧的行解码器。在这方面，第一行解码器可以连接至在存储串的第一侧的一组串选择线(SSL)，第二行解码器连接至在存储串的第二侧的另一组SSL。备选地，两个行解码器中任一个连接至所有的串选择线(SSL)。存储单元阵列1400包括以行(或字线)和列(或位线)的矩阵配置排列的存储单元。存储单元可以排列成具有NAND或NOR结构。在NAND结构中，每个存储单元串包括串联的晶体管。容易理解，本发明构思可以应用于如下半导体器件：其具有字线WL1-WLn，其边缘形成为阶梯形式，以使导电插塞连接每条字线。
控制逻辑电路1440配置为控制非易失性存储器件1400的整体操作。在示例实施例中，控制逻辑电路1440控制一系列程序有关的操作。例如，控制逻辑电路1440可以是存储了程序序列的状态机。但是，对于本领域技术人员显而易见的是，控制逻辑电路1440不局限于这里公开的内容。例如，控制逻辑电路1440可以配置为控制擦除操作和读取操作。
在控制逻辑电路1440的控制下，电压产生器1410产生要施加至所选的字线、未选的字线、串选择线SSL、接地选择线GSL以及公共源极线CSL的电压。此外，电压产生器1410可以产生程序电压Vpgm、通过电压(pass voltage)Vpass、读电压Vread以及验证读电压Vvfy。
在控制逻辑电路1440的控制下，响应于行地址，驱动所选的字线、未选的字线、串选择线SSL、接地选择线GSL以及公共源极线CSL。
解码电路1420使用电压产生器1410产生的电压，驱动上述线。例如，在程序操作中，解码电路1420将程序电压Vpgm和通过电压Vpass分别施加至所选的字线和未选的字线。
页缓冲器1450操作为读出放大器或写驱动器。在读操作中，页缓冲器1450从存储单元阵列1430中读取数据。具体而言，页缓冲器1450感应位线电压，根据位线电压的电平区分数据，并在其中存储区分的数据。
根据本发明构思实施例，可以在半导体衬底上均匀地堆叠至少两个有源条(active bar)，而不会出现电连接故障。因此，可以提高以这种结构形成的多个单元的分散性。换言之，可以实现适合高集成度并且具有增强电特性的非易失性存储器件。
上述主题内容是被视为是示例性的，非限制性的，所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有修改、改进和其他实施例。因此，在法律允许的最大程度上，通过对所附权利要求及其他等同物的最广义的解释，来确定本发明构思的范围，并且本发明构思的范围不应局限于或受限于前述具体的优选实施例的描述。

Claims (43)

1.一种半导体存储器件，包括：
实质上平面状的衬底；
相对于衬底垂直的存储串，该存储串包括多个存储单元；以及
多条字线，每条字线包括实质上平行于衬底且连接至存储串的第一部分、以及相对于衬底实质上倾斜的第二部分；
其中，多条字线中的第一组与放置在存储串的第一侧的第一导线电连接，多条字线中的第二组与放置在存储串的第二侧的第二导线电连接。
2.根据权利要求1所述的器件，其中，沿着从存储串的顶部到底部的方向，彼此交替地放置第一组字线中的字线和第二组字线中的字线。
3.根据权利要求1所述的器件，其中，伸长的存储串的倾斜角是实质上相对于平面衬底成90度，并且存储串的第一侧与存储串的第二侧相对。
4.根据权利要求1所述的器件，其中，多条字线中每一条字线的第一部分彼此平行。
5.根据权利要求4所述的器件，其中，在存储串的第一侧，多条字线中每一条字线的第二部分彼此平行，以及在存储串的第二侧，多条字线中每一条字线的第二部分彼此平行。
6.根据权利要求1所述的器件，其中，交替的第一字线分别放置在从存储串顶部到底部计数情况下奇数编号的存储单元上，交替的第二字线分别放置在从存储串顶部到底部计数情况下偶数编号的存储单元上。
7.根据权利要求6所述的器件，还包括：绝缘帽，放置在存储串的第一侧的偶数编号的字线的第二部分的抬高的端部处、以及在存储串的第二侧的奇数编号的字线的第二部分的抬高的端部处。
8.根据权利要求1所述的器件，还包括：第三组字线，连接至放置在存储串的第三侧上的第三导线，其中，第一组字线分别连接至从存储串项部到底部计数情况下模3余1编号的存储单元，第二组字线分别连接至从存储串顶部到底部计数情况下模3余2编号的存储单元，第三组字线分别连接至从存储串顶部到底部计数情况下模3余0编号的存储单元。
9.根据权利要求1所述的器件，其中，多个存储单元中的每一个及其相应的字线占据与衬底平面平行放置的不同平面。
10.根据权利要求9所述的器件，其中，在存储串的不同侧上，字线的放置在相同平面中的毗邻部分电连接成一条字线。
11.根据权利要求1所述的器件，其中，衬底是水平的，存储串是垂直的，该器件还包括：周边区，放置在平面衬底的上方。
12.根据权利要求1所述的器件，还包括：用于接触焊盘的多个导电图案，位于多条字线中交替的第一字线与第一导线之间，以及在多条字线中交替的第二字线与第二导线之间。
13.根据权利要求12所述的器件，还包括：放置在平面衬底上方的周边区。
14.根据权利要求13所述的器件，其中，该周边区放置在与导电图案的下表面相同的水平上。
15.根据权利要求1所述的器件，其中，字线的倾斜的第二部分放置为相对于衬底成大约50到大约90度之间的倾斜角。
16.根据权利要求1所述的器件，其中，倾斜的第二部分从每条字线的第一部分的两端开始延伸，来自每条字线的每一对倾斜的第二部分中的一个以绝缘帽终止。
17.根据权利要求1所述的器件，还包括：多条位线，放置为与存储串和字线中的每一个都实质上垂直。
18.根据权利要求1所述的器件，还包括放置在平面衬底上的腔室，其中该腔室包括衬底中的硅Si凹部，伸长的存储串和伸长的字线放置在该Si凹部中。
19.根据权利要求1所述的器件，还包括放置在平面衬底上的腔室，其中该腔室包括放置在衬底之上的绝缘壁，伸长的存储串和伸长的字线可以放置在该绝缘壁的周边内。
20.根据权利要求1所述的器件，其中，伸长的字线包括金属或硅化物。
21.根据权利要求1所述的器件，其中，包括多个存储单元的存储串是实质上柱形的、管状的或条面状的。
22.根据权利要求6所述的器件，还包括至少两个行解码器，一个行解码器放置在奇数编号的存储单元一侧，另一个行解码器放置在偶数编号的存储单元一侧。
23.根据权利要求22所述的器件，其中，两个行解码器中的第一行解码器连接至偶数或奇数串选择线SSL、以及偶数字线，第二行解码器连接至奇数或偶数SSL、以及奇数字线。
24.根据权利要求22所述的器件，其中，两个行解码器中的第一行解码器连接至所有串选择线SSL、以及偶数或奇数字线，第二行解码器连接至奇数或偶数字线。
25.根据权利要求1所述的器件，其中，衬底包括硅，绝缘层包括二氧化硅，字线包括金属。
26.根据权利要求1所述的器件，其中，存储单元包括控制栅极、第一绝缘区域、电荷存储区域和第二绝缘区域。
27.根据权利要求1所述的器件，其中，存储单元包括作为控制栅极的金属栅极、作为阻挡层的高k区域、作为电荷存储层的氮化物区域、以及作为隧道层的氧化物区域。
28.一种形成半导体存储器件的方法，包括：
提供衬底；
在衬底上形成腔室；
在腔室中沉积多个交替的绝缘层和牺牲层，每一层具有水平的第一部分以及至少一个倾斜的第二部分；
形成实质上在衬底的法线方向上的孔，该孔延伸通过所述层直到衬底；
将垂直倾斜的存储串沉积到孔中，该存储串包括多个存储单元；
用导电层分别替代牺牲层，以形成多条伸长的字线；以及
将多条字线中交替的第一字线连接至在存储串的第一侧放置的导线，并将多条字线中交替的第二字线连接至在存储串的第二侧放置的导线。
29.根据权利要求28所述的方法，还包括：在存储串顶部水平处的表面上形成周边区。
30.根据权利要求28所述的方法，其中，垂直存储串是条面状的，该方法还包括：形成针对x切割的沟槽，以将存储串划分成两个平行的串。
31.根据权利要求28所述的方法，其中，衬底包括Si，绝缘层包括二氧化硅，字线包括金属。
32.根据权利要求28所述的方法，其中，腔室直接凹进到衬底中。
33.根据权利要求28所述的方法，其中，通过在衬底上形成绝缘侧壁，在衬底之上形成腔室。
34.根据权利要求28所述的方法，其中，每个存储单元包括控制栅极、第一绝缘区域、电荷存储区域和第二绝缘区域。
35.根据权利要求28所述的方法，其中，每个存储单元包括作为控制栅极的金属栅极、作为阻挡层的高k区域、作为电荷存储层的氮化物区域、以及作为隧道层的氧化物区域。
36.一种半导体存储器件，包括：
衬底；
存储串，放置在衬底上，并实质上在衬底的法线方向上，存储串包括多个存储单元；以及
多条字线，每条字线包括实质上平行于衬底且耦接至存储串的第一部分、以及实质上相对于衬底倾斜且向上延伸的第二部分；
其中多条字线中交替的第一字线与放置在存储串的第一侧的第一导线电连接，多条字线中交替的第二字线与放置在存储串的第二侧的第二导线电连接。
37.一种半导体存储器件，包括：
衬底；
存储串，放置在衬底上，并实质上在衬底的法线方向上，存储串包括多个存储单元；以及
多条字线，每条字线包括实质上平行于衬底且耦接至存储串的第一部分、以及实质上相对于衬底倾斜且向上延伸的第二部分；
其中字线包括与放置在存储串的第一侧的第一导线有选择地连接的第一字线、以及与放置在存储串的第二侧的第二导线有选择地连接的第二字线。
38.根据权利要求37所述的器件，其中，字线包括至少一条伪字线。
39.根据权利要求37所述的器件，其中，第一侧具有第一行解码器，第二侧具有第二行解码器。
40.一种半导体存储器件，包括：
衬底；
存储串，放置在衬底上，并实质上在衬底的法线方向上，存储串包括多个存储单元；
多条字线；以及
至少两个行解码器；
其中，多条字线包括与存储串的第一侧的一个行解码器电连接的第一组字线、以及与存储串的第二侧的另一个行解码器电连接的第二组字线。
41.根据权利要求40所述的器件，其中，第一行解码器与存储串的第一侧的一组串选择线SSL连接，第二行解码器与存储串的第二侧的另一组SSL连接。
42.根据权利要求40所述的器件，其中，两个行解码器中的任一个与所有的串选择线SSL连接。
43.一种形成半导体存储器件的方法，包括：
提供衬底；
在衬底上形成腔室；
在腔室中沉积多个交替的绝缘层和导电层，导电层形成多条字线，每一层具有水平的第一部分以及至少一个倾斜的第二部分；
形成实质上在衬底的法线方向上的孔，该孔延伸通过所述层直到衬底；
将垂直倾斜的存储串沉积到孔中，该存储串包括多个存储单元；以及
将多条字线中交替的第一字线连接至在存储串的第一侧放置的接触焊盘，并将多条字线中交替的第二字线连接至在存储串的第二侧放置的接触焊盘。
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