CN108133946B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该制造方法可以包括：提供半导体结构，所述半导体结构包括：半导体鳍片和覆盖所述半导体鳍片的层间电介质层，所述层间电介质层具有露出所述半导体鳍片的一部分的开口；在所述开口的底部和侧面上形成数据存储层；以及在所述数据存储层上形成填充所述开口的导电材料层。本发明可以扩大工艺窗口的尺寸，易于制造实施，并且改善了与CMOS工艺流程的兼容性。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法，更具体地，涉及阻变式存储器及其制造方法。
背景技术
当前，RRAM(Resistive Random Access Memory，阻变式随机存取存储器)越来越引起人们的兴趣，这种存储器具有结构简单、低功耗、运行快和高密度集成等优点。在一些情况下，需要在FinFET((Fin FieldEffect Transistor，鳍式场效应晶体管)的旁边形成RRAM。
图1是示意性地示出现有技术的FinFET和形成在该FinFET旁边的RRAM的结构的横截面图。图1示出了FinFET器件部分和RRAM器件部分。如图1所示，FinFET器件可以包括：半导体衬底101和半导体衬底101上半导体鳍片102、在半导体鳍片102上的栅极绝缘物层104、在栅极绝缘物层104上的栅极105、在栅极105侧面上的间隔物106、分别在栅极105两侧的源极112和漏极111、与源极112连接的源极接触件113和与漏极111连接的漏极接触件114。RRAM器件可以由伪栅极121、数据存储层122以及鳍片部分组成，如图1中虚线方框中所示。另外，图1中还示出了STI(Shallow Trench Isolation，浅沟槽隔离)103和层间电介质层108。如图1所示，数据存储层122仅形成在半导体鳍片与伪栅极121之间的比较小的部分，工艺窗口尺寸比较小，从而增加了制造难度。
由于漏极上的漏极接触件114横跨FinFET器件部分和RRAM器件部分，因此该接触件114也可以称为槽接触件(slot contact)，而图1中的RRAM可以称为SCRRAM(slotcontact RRAM，槽接触阻变式随机存取存储器)。研究表明，当槽接触件114与伪栅极121的对准部分的长度Sx为10nm至14nm时(即该对准部分的长度误差只有4nm)，可以获得较好的初始读电流和形成电压。这造成工艺窗口的尺寸比较小(只有几个纳米)，而且自对准接触(Self-aligned Contact)工艺不容易完成。此外，该槽接触件的竖直部分比较长，并且槽接触件的上部形成拐角形状，这都将导致其制造难度比较大。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体鳍片和覆盖所述半导体鳍片的层间电介质层，所述层间电介质层具有露出所述半导体鳍片的一部分的开口；在所述开口的底部和侧面上形成数据存储层；以及在所述数据存储层上形成填充所述开口的导电材料层。
在一个实施例中，提供所述半导体结构的步骤包括：提供初始结构，所述初始结构包括：半导体鳍片、覆盖所述半导体鳍片的层间电介质层和位于所述层间电介质层中的第一伪栅极，其中，所述第一伪栅极的上表面与所述层间电介质层的上表面齐平；以及去除所述第一伪栅极，形成露出所述半导体鳍片的一部分的开口。
在一个实施例中，所述第一伪栅极与所述半导体鳍片间隔开；去除所述第一伪栅极，形成露出所述半导体鳍片的一部分的开口的步骤包括：去除所述第一伪栅极以形成开口；以及通过蚀刻工艺扩大所述开口，以露出所述半导体鳍片的一部分。
在一个实施例中，所述初始结构还包括：与所述半导体鳍片的侧面邻接的沟槽隔离部；其中，所述第一伪栅极位于所述沟槽隔离部之上。
在一个实施例中，所述半导体鳍片的侧面为斜面，所述第一伪栅极与所述斜面接触或者间隔开。
在一个实施例中，所述数据存储层的材料包括过渡金属氧化物TMO。
在一个实施例中，所述方法还包括：在所述导电材料层上形成导电接触件。
在一个实施例中，所述方法还包括：在所述层间电介质层内形成位于所述半导体鳍片上的栅极结构。
在一个实施例中，所述栅极结构的形成方法包括：在所述层间电介质层中形成位于所述半导体鳍片上的第二伪栅极，其中所述第二伪栅极的上表面与所述层间电介质层的上表面齐平；去除所述第二伪栅极以形成露出所述半导体鳍片的一部分的通孔；以及在所述通孔中形成栅极结构。
在一个实施例中，在形成所述开口之前，所述方法还包括：在所述层间电介质层上形成图案化的第一掩模层，其中所述第一掩模层覆盖所述第二伪栅极并露出所述第一伪栅极；以及在形成所述开口之后以及在形成所述数据存储层之前，所述方法还包括：去除所述第一掩模层。
在一个实施例中，形成所述栅极结构的步骤包括：去除所述第二伪栅极以形成露出所述半导体鳍片的一部分的通孔；以及在所述通孔中形成栅极结构。
在一个实施例中，去除所述第二伪栅极的步骤包括：在所述层间电介质层上形成图案化的第二掩模层，其中所述第二掩模层覆盖所述数据存储层和所述导电材料层并露出所述第二伪栅极；通过蚀刻工艺去除所述第二伪栅极以形成露出所述半导体鳍片的一部分的通孔；以及去除所述第二掩模层。
在本发明的制造方法中，工艺窗口的尺寸比较大，易于制造实施，并且本发明的制造方法与CMOS工艺流程具有比较好的兼容性。
根据本发明的第二方面，提供了一种半导体装置，包括：半导体鳍片；覆盖所述半导体鳍片的层间电介质层，所述层间电介质层具有露出所述半导体鳍片的一部分的开口；在所述层间电介质层中开口的数据存储层；以及被所述数据存储层包围的导电材料层。
在一个实施例中，所述半导体装置还包括：与所述半导体鳍片的侧面邻接的沟槽隔离部；其中，所述数据存储层位于所述沟槽隔离部之上。
在一个实施例中，所述数据存储层与所述半导体鳍片的一部分接触。
在一个实施例中，所述半导体鳍片的侧面为斜面，所述数据存储层与所述斜面接触。
在一个实施例中，所述数据存储层的材料包括TMO。
在一个实施例中，所述半导体装置还包括：在所述导电材料层上的导电接触件。
在一个实施例中，所述半导体装置还包括：在所述层间电介质层中且位于所述半导体鳍片上的栅极结构。
本发明实施例的半导体装置具有工艺窗口尺寸比较大、易于制造的优点，并且与CMOS工艺流程的兼容性也较好。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出现有技术的FinFET和形成在该FinFET旁边的RRAM的结构的横截面图。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图3A至图3F是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。
图4A至图4J是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。图3A至图3F是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图2以及图3A至图3F详细描述根据本发明一个实施例的半导体装置的制造过程。
在步骤S201，提供半导体结构，该半导体结构包括：半导体鳍片和覆盖该半导体鳍片的层间电介质层，该层间电介质层具有露出该半导体鳍片的一部分的开口。
下面结合图3A和图3B说明提供半导体结构的过程。可选地，如图3A所示，提供半导体结构的步骤可以包括：如图3A所示，提供初始结构。该初始结构可以包括：半导体鳍片301、覆盖该半导体鳍片301的层间电介质层302和位于该层间电介质层302中的第一伪栅极303。其中，该第一伪栅极303的上表面与该层间电介质层302的上表面齐平。
需要说明的是，本发明所使用的术语“齐平”，包括但不限于绝对的齐平，而是可以有一定的误差，就好像在“齐平”前面有“基本上”的限定一样。
还需要说明的是，为了避免遮蔽本发明的构思，图3A没有示出本领域所公知的一些细节，例如没有示出源极、漏极或伪栅极绝缘物层等。但是本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
例如，该半导体鳍片301的材料可以是硅，比如可以是掺杂的硅(诸如掺磷的硅)。层间电介质层302的材料例如可以二氧化硅。第一伪栅极的材料例如可以是多晶硅。
在一个实施例中，如图3A所示，半导体鳍片301的侧面可以为斜面。第一伪栅极与该斜面接触(如图3A所示)或者间隔开。这里需要说明的是，这里术语“侧面”是指半导体鳍片的各个面中与沟槽隔离部(后续将描述)接触的面。
在一个实施例中，如图3A所示，初始结构还可以包括：与半导体鳍片的侧面邻接的沟槽隔离部304。该沟槽隔离部304可以包括在半导体鳍片旁边的沟槽和至少部分地填充该沟槽的沟槽绝缘物层(例如二氧化硅)。例如，第一伪栅极303位于该沟槽隔离部之上。
需要说明的是，虽然图3A示出了第一伪栅极在沟槽隔离部之上，但是本领域技术人员应该理解，第一伪栅极还可以在其他的位置，例如可以在半导体鳍片之上；或者也可以一部分在沟槽隔离部之上，另一部分在半导体鳍片之上，因此本发明的范围并不仅限于此。
可选地，如图3B所示，提供半导体结构的步骤还可以包括：去除第一伪栅极303，形成露出半导体鳍片的一部分的开口305。例如如图3B所示，在第一伪栅极303与半导体鳍片301的斜面接触的情况下，例如通过蚀刻工艺去除该第一伪栅极303，可以直接形成露出该半导体鳍片的一部分的开口305。
需要说明的是，虽然图3B中示出的开口露出了半导体鳍片的侧面，但是本领域技术人员应该理解，该开口的位置并不仅限于此，例如，该开口可以完全位于半导体鳍片的上表面上方；又例如，该开口的一部分位于半导体鳍片的上表面上方，另一部分露出半导体鳍片的侧面，等等。
在另一个实施例中，第一伪栅极与半导体鳍片间隔开，即第一伪栅极与半导体鳍片的斜面不接触。在这样的情况下，形成开口的步骤可以包括：去除第一伪栅极以形成开口(该开口没有露出半导体鳍片的部分)；以及通过蚀刻(例如各向同性干法蚀刻)工艺扩大该开口，以露出半导体鳍片的一部分。这里的扩大处理可以增加工艺窗口的尺寸，有利于后续的开口填充工艺的实施。
回到图2，在步骤S202，在开口的底部和侧面上形成数据存储层。
图3C示意性地示出了根据本发明一个实施例的在步骤S202的结构的横截面图。如图3C所示，例如通过沉积工艺在开口305的底部和侧面上形成数据存储层306。在一个实施例中，该数据存储层306可以是用于阻变式存储器的阻变功能层。例如，该数据存储层的材料可以包括TMO(Transition Metal Oxide，过渡金属氧化物)。
回到图2，在步骤S203，在数据存储层上形成填充开口的导电材料层。
图3D示意性地示出了根据本发明一个实施例的在步骤S203的结构的横截面图。如图3D所示，例如通过沉积工艺在数据存储层306上形成填充开口305的导电材料层307。例如该导电材料层307可以包括诸如钨的金属。
在一个实施例中，接下来，对图3D所示的结构执行平坦化(例如CMP(ChemicalMechanical Planarization，化学机械平坦化))，以去除数据存储层306和导电材料层307的在层间电介质层之上的部分，从而形成图3E所示的结构。
至此，提供了一种半导体装置的制造方法。该制造方法可以用于制造阻变式存储器。该制造方法的工艺窗口尺寸增大，可以使得半导体装置的制造过程更加易于实施。再者，本发明的制造方法没有涉及到自对准接触工艺，因此也方便了器件的制造实施。
此外，本发明的制造方法可以实施在基于FinFET工艺流程的中段制程(Middle-End-Of-Line，简称为MEOL)中，因此，本发明的制造方法与CMOS工艺流程具有比较好的兼容性。
在一个实施例中，如图3F所示，半导体装置的制造方法还可以包括：在导电材料层307上形成导电接触件308。该导电接触件的材料例如可以包括诸如钨的金属。在该步骤中形成的导电接触件直接位于导电材料层上，不会出现图1所示的槽接触件的拐角形状，而且也不需要很深地蚀刻层间电介质层，因此使得半导体装置的制造过程更加易于实施。
在一个实施例中，上述制造方法还可以包括：在层间电介质层内形成位于半导体鳍片上的栅极结构。可选地，该栅极结构的形成方法可以包括：在层间电介质层中形成位于半导体鳍片上的第二伪栅极，其中该第二伪栅极的上表面与层间电介质层的上表面齐平。例如该第二伪栅极与前面所述的第一伪栅极可以在同一工序中形成。可选地，该栅极结构的形成方法还可以包括：去除该第二伪栅极以形成露出该半导体鳍片的一部分的通孔。可选地，该栅极结构的形成方法还可以包括：在该通孔中形成栅极结构。
图4A至图4J是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。
首先，如图4A所示，提供初始结构。该初始结构可以包括：半导体鳍片401、覆盖该半导体鳍片401的层间电介质层402、以及位于该层间电介质层402中的第一伪栅极403。其中，该第一伪栅极403的上表面与该层间电介质层402的上表面齐平。在一个实施例中，如图4A所示，半导体鳍片401的侧面为斜面，第一伪栅极403与该斜面间隔开。该初始结构还可以包括：与半导体鳍片401的侧面邻接的沟槽隔离部404。
在一个实施例中，如图4A所示，该初始结构还可以包括：在层间电介质层402中位于半导体鳍片401上的第二伪栅极411。其中该第二伪栅极411的上表面与层间电介质层402的上表面齐平。例如该第二伪栅极411的材料可以包括多晶硅。需要说明的是，图4A所示的结构是横截面图，实际上，在一个实施例中，该第二伪栅极411横跨地包绕在半导体鳍片401的一部分上。
在一个实施例中，提供图4A所示的初始结构的过程可以包括：提供第一结构，该第一结构可以包括半导体鳍片401和沟槽隔离部404。可选地，该过程还可以包括：在沟槽隔离部404上形成第一伪栅极403，以及在半导体鳍片401上形成包绕该半导体鳍片一部分的第二伪栅极411。例如，该第一伪栅极和第二伪栅极可以在同一工序中形成。可选地，该过程还可以包括：沉积层间电介质层402以覆盖半导体鳍片401、沟槽隔离部404、第一伪栅极403和第二伪栅极411。可选地，该过程还可以包括：对层间电介质层402执行平坦化(例如CMP)以露出第一伪栅极403和第二伪栅极411的上表面。
接下来，如图4B所示，在层间电介质层402上形成图案化的第一掩模层(例如光致抗蚀剂)421，其中该第一掩模层421覆盖第二伪栅极411并露出第一伪栅极403。
接下来，如图4C所示，例如通过蚀刻工艺去除第一伪栅极403以形成开口405。
接下来，如图4D所示，通过蚀刻(例如各向同性干法蚀刻)工艺扩大该开口405，使得该开口被扩大到半导体鳍片401，从而露出半导体鳍片401的一部分。这可以增加工艺窗口的尺寸，有利于后续的开口填充工艺的实施。此外，通过这里的开口扩大处理来增加工艺窗口尺寸，还有利于在填充开口后形成接触件。
接下来，去除第一掩模层421。
接下来，如图4E所示，沉积数据存储层(例如TMO)406，使得该数据存储层能够形成在开口405的底部和侧面上。然后在数据存储层406上沉积导电材料层(例如钨)407，使得该导电材料层407能够填充开口405。
接下来，如图4F所示，对图4E所示的结构执行平坦化以去除形成在开口外面的数据存储层和导电材料层。
接下来，该制造方法还可以包括：在层间电介质层402内形成位于半导体鳍片401上的栅极结构。
可选地，该形成栅极结构的步骤可以包括：去除第二伪栅极411以形成露出半导体鳍片401的一部分的通孔。
例如，该去除第二伪栅极411的步骤可以包括：如图4G所示，在层间电介质层402上形成图案化的第二掩模层(例如光致抗蚀剂)422，其中该第二掩模层422覆盖数据存储层406和导电材料层407并露出第二伪栅极411。该去除第二伪栅极411的步骤还可以包括：如图4H所示，通过蚀刻工艺去除第二伪栅极411以形成露出半导体鳍片401的一部分的通孔412。该去除第二伪栅极411的步骤还可以包括：如图4H所示，去除第二掩模层422。
接下来，该形成栅极结构的步骤还可以包括：如图4I所示，在通孔412中形成栅极结构。该栅极结构可以包括：包绕半导体鳍片401的一部分的栅极绝缘物层413和在该栅极绝缘物层413上的栅极414。例如，该栅极绝缘物层413的材料可以包括高k(介电常数)电介质层。该栅极414的材料可以包括诸如钨的金属。在一些实施例中，该栅极结构还可以包括：在栅极绝缘物层413与栅极414之间的功函数材料层(图中未示出)。例如该功函数材料层的材料可以包括：Al-Si(铝硅合金)和/或TiN(氮化钛)等。
接下来，如图4J所示，在导电材料层407上形成导电接触件408，以及在栅极414上形成栅极接触件415。例如，导电接触件408和栅极接触件415的材料可以均为钨。
至此，提供了根据本发明另一个实施例的半导体装置的制造方法。该制造方法可以用于制造基于FinFET技术的阻变式存储器。上述实施例的制造方法可以扩大工艺尺寸，方便制造实施，并且改善了与CMOS工艺流程的兼容性。此外，本发明的制造方法没有涉及到自对准接触工艺，因此也方便了器件的制造实施。
由本发明的制造方法，还形成了一种半导体装置。例如，如图4J所示，该半导体装置可以包括半导体鳍片401和覆盖该半导体鳍片401的层间电介质层402。该层间电介质层402具有露出该半导体鳍片401的一部分的开口(例如前面所述的开口405)。该半导体装置还可以包括在该层间电介质层开口中的数据存储层(例如该数据存储层的材料可以包括TMO)406。例如，该数据存储层406与该半导体鳍片401的一部分接触。该半导体装置还可以包括被数据存储层406包围的导电材料层407。本发明实施例的半导体装置可以用作阻变式存储器。该半导体装置具有工艺窗口尺寸比较大、易于制造的优点，并且与CMOS工艺流程的兼容性也较好。
在一个实施例中，如图4J所示，该半导体装置还可以包括：与半导体鳍片401的侧面邻接的沟槽隔离部404。其中，数据存储层406位于该沟槽隔离部404之上。
在一个实施例中，如图4J所示，半导体鳍片401的侧面可以为斜面，该数据存储层406与该斜面接触。
在一个实施例中，如图4J所示，该半导体装置还可以包括：在导电材料层407上的导电接触件408。相比现有技术，本发明的导电接触件更容易制造实施。
在一个实施例中，如图4J所示，该半导体装置还可以包括：在层间电介质层402中且位于半导体鳍片401上的栅极结构。该栅极结构可以包括：包绕半导体鳍片401的一部分的栅极绝缘物层413和在该栅极绝缘物层413上的栅极414。在一些实施例中，该栅极结构还可以包括：在栅极绝缘物层413与栅极414之间的功函数材料层(图中未示出)。
在一个实施例中，如图4J所示，该半导体装置还可以包括：在栅极414上的栅极接触件415。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (9)

1.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：半导体鳍片和覆盖所述半导体鳍片的层间电介质层，所述层间电介质层具有露出所述半导体鳍片的一部分的开口；
在所述开口的底部和侧面上形成数据存储层；以及
在所述数据存储层上形成填充所述开口的导电材料层；
其中，提供所述半导体结构的步骤包括：
提供初始结构，所述初始结构包括：半导体鳍片、层间电介质层和位于所述层间电介质层中的第一伪栅极，其中，所述第一伪栅极的上表面与所述层间电介质层的上表面齐平，所述第一伪栅极与所述半导体鳍片间隔开；
去除所述第一伪栅极以形成开口；以及
通过蚀刻工艺扩大所述开口，以露出所述半导体鳍片的一部分。
2.根据权利要求1所述的方法，其特征在于，
所述初始结构还包括：与所述半导体鳍片的侧面邻接的沟槽隔离部；其中，所述第一伪栅极位于所述沟槽隔离部之上。
3.根据权利要求1所述的方法，其特征在于，
所述半导体鳍片的侧面为斜面，所述第一伪栅极与所述斜面接触或者间隔开。
4.根据权利要求1所述的方法，其特征在于，
所述数据存储层的材料包括过渡金属氧化物TMO。
5.根据权利要求1所述的方法，其特征在于，还包括：
在所述导电材料层上形成导电接触件。
6.根据权利要求1所述的方法，其特征在于，还包括：在所述层间电介质层内形成位于所述半导体鳍片上的栅极结构。
7.根据权利要求6所述的方法，其特征在于，所述栅极结构的形成方法包括：
在所述层间电介质层中形成位于所述半导体鳍片上的第二伪栅极，其中所述第二伪栅极的上表面与所述层间电介质层的上表面齐平；
去除所述第二伪栅极以形成露出所述半导体鳍片的一部分的通孔；以及
在所述通孔中形成栅极结构。
8.根据权利要求7所述的方法，其特征在于，
在形成所述开口之前，所述方法还包括：
在所述层间电介质层上形成图案化的第一掩模层，其中所述第一掩模层覆盖所述第二伪栅极并露出所述第一伪栅极；以及
在形成所述开口之后以及在形成所述数据存储层之前，所述方法还包括：去除所述第一掩模层。
9.根据权利要求7所述的方法，去除所述第二伪栅极的步骤包括：
在所述层间电介质层上形成图案化的第二掩模层，其中所述第二掩模层覆盖所述数据存储层和所述导电材料层并露出所述第二伪栅极；
通过蚀刻工艺去除所述第二伪栅极以形成露出所述半导体鳍片的一部分的通孔；以及
去除所述第二掩模层。
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