CN109904120B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。该方法包括：提供半导体结构，包括：衬底、在衬底上的栅极结构、在栅极结构两侧面上的初始间隔物层和覆盖栅极结构和初始间隔物层的第一层间电介质层；衬底包括分别在栅极结构两侧的源极和漏极；刻蚀第一层间电介质层以形成源极接触孔和漏极接触孔，露出初始间隔物层的部分；去除初始间隔物层的被露出部分以露出栅极结构的侧面；在栅极结构的被露出侧面上形成间隔物结构层；在接触孔中形成源极接触件和漏极接触件；选择性地去除间隔物结构层的至少一部分以形成空气间隙；以及形成第二层间电介质层，该第二层间电介质层覆盖在空气间隙之上。本发明能够形成空气间隙间隔物结构，减小寄生电容。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着MOS(metal oxide semiconductor，金属氧化物半导体)工艺的发展，半导体器件的尺寸越来越小，导致源极/漏极的接触件与栅极的距离也越来越小，这造成源极/漏极的接触件与栅极之间的寄生电容逐渐增大，器件性能退化。为了解决这个问题，现有技术中提出了空气间隙间隔物(air gap spacer)结构，即在源极/漏极的接触件与栅极之间形成空气间隙，降低寄生电容的电介质的介电常数(空气的介电常数小于原来的绝缘间隔物层的节点常数)，从而减小寄生电容。
然而，现有的形成空气间隙间隔物结构的工艺制造方法比较复杂。在有些工艺制造方法中，在形成栅极接触件的过程中，由于栅极接触件形成在空气间隙之上，因此栅极接触件容易进入空气间隙造成不期望的接触问题。此外，在现有工艺中，随着器件尺寸的逐渐减小，由于源极/漏极的接触件与栅极的距离很近，如果在源极/漏极的接触件与栅极之间形成空气间隙，则很容易造成源极/漏极的接触件与栅极连接，发生短路问题。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体器件的制造方法，能够形成空气间隙间隔物结构，降低寄生电容。
根据本发明实施例的一个方面，提供了一种半导体器件的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的栅极结构、在所述栅极结构两侧的侧面上的初始间隔物层以及覆盖所述栅极结构和所述初始间隔物层的第一层间电介质层；其中，所述衬底包括：分别在所述栅极结构两侧的源极和漏极；刻蚀所述第一层间电介质层以形成露出所述源极的源极接触孔和露出所述漏极的漏极接触孔；其中，所述源极接触孔和所述漏极接触孔还露出在所述栅极结构至少一侧的所述初始间隔物层的部分；去除所述初始间隔物层的被露出部分从而露出所述栅极结构的所述至少一侧的侧面；在所述栅极结构的被露出的所述至少一侧的侧面上形成间隔物结构层；在形成所述间隔物结构层之后，在所述源极接触孔中形成与所述源极连接的源极接触件并在所述漏极接触孔中形成与所述漏极连接的漏极接触件；在形成所述源极接触件和所述漏极接触件之后，选择性地去除所述间隔物结构层的至少一部分以形成空气间隙；以及在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上形成第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上。
在一个实施例中，在形成所述空气间隙的步骤中，所述空气间隙形成在所述栅极结构与所述源极接触件之间或者形成在所述栅极结构与所述漏极接触件之间。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述间隔物结构层包括：在所述栅极结构的所述至少一侧的牺牲间隔物层；选择性地去除所述间隔物结构层的至少一部分以形成空气间隙的步骤包括：去除所述牺牲间隔物层以形成空气间隙。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述牺牲间隔物层位于所述栅极结构的被露出的所述至少一侧的侧面上。
在一个实施例中，在形成所述第二层间电介质层之前，所述方法还包括：至少在所述空气间隙的侧壁上保形地沉积栅极间隔物层。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述间隔物结构层还包括：在所述栅极结构与所述牺牲间隔物层之间的第一间隔物层；其中，所述第一间隔物层形成在所述栅极结构的被露出的所述至少一侧的侧面上，所述牺牲间隔物层形成在所述第一间隔物层的侧面上；所述牺牲间隔物层的材料与所述第一间隔物层的材料不同；去除所述牺牲间隔物层以形成空气间隙的步骤包括：选择性地去除所述牺牲间隔物层，并保留所述第一间隔物层。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述间隔物结构层还包括：在所述牺牲间隔物层的侧面上的第二间隔物层；其中，所述牺牲间隔物层的材料还与所述第二间隔物层的材料不同；在选择性地去除所述牺牲间隔物层的步骤中，还保留所述第二间隔物层。
在一个实施例中，所述牺牲间隔物层的材料包括：SiON、SiOCN、非晶硅或多晶硅。
在一个实施例中，所述第一间隔物层和所述第二间隔物层的材料分别包括：SiN、SiON或SiOCN；所述牺牲间隔物层的材料包括：多晶硅或非晶硅。
在一个实施例中，所述栅极结构的至少一侧包括：所述栅极结构的两侧。
在一个实施例中，形成所述第二层间电介质层的步骤包括：在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上非保形地沉积第二层间电介质层。
在一个实施例中，在提供半导体结构的步骤中，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；其中，利用所述初始间隔物层自对准地刻蚀所述第一层间电介质层以形成所述源极接触孔和所述漏极接触孔。
在一个实施例中，所述方法还包括：形成贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中所述栅极接触件与所述空气间隙在水平方向上间隔开。
在上述制造方法中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成了空气间隙，从而形成了空气间隙间隔物结构，减小了寄生电容。
进一步地，由于在形成源极接触孔和漏极接触孔的过程中，可以利用自对准刻蚀工艺对第一层间电介质层进行刻蚀，因此本发明实施例的半导体器件的制造方法还能够与自对准刻蚀工艺兼容，降低了工艺复杂性。
进一步地，可以在栅极结构侧面上和源极接触件或漏极接触件的侧面上形成栅极间隔物层；或者在栅极结构侧面上形成第一间隔物层；或者在栅极结构侧面上形成第一间隔物层且在源极接触件或漏极接触件的侧面上形成第二间隔物层，这样的设计均能够尽量避免由于栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
进一步地，由于栅极接触件与空气间隙在水平方向上间隔开，使得栅极接触件没有形成在空气间隙的正上方，因此栅极接触件不容易进入空气间隙而造成不期望的栅极缺陷。
根据本发明实施例的另一个方面，提供了一种半导体器件的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的栅极结构、在所述栅极结构两侧的侧面上的第一初始间隔物层、在所述第一初始间隔物层的侧面上的第二初始间隔物层以及覆盖所述栅极结构、所述第一初始间隔物层和所述第二初始间隔物层的第一层间电介质层；其中，所述衬底包括：分别在所述栅极结构两侧的源极和漏极；所述第一初始间隔物层的材料与所述第二初始间隔物层的材料不同；刻蚀所述第一层间电介质层以形成露出所述源极的源极接触孔和露出所述漏极的漏极接触孔；其中，所述源极接触孔和所述漏极接触孔还露出在所述栅极结构至少一侧的所述第一初始间隔物层的侧面上的所述第二初始间隔物层的部分；去除所述第二初始间隔物层的被露出部分从而露出所述第一初始间隔物层的侧面；在所述第一初始间隔物层的被露出的侧面上形成间隔物结构层；在形成所述间隔物结构层之后，在所述源极接触孔中形成与所述源极连接的源极接触件并在所述漏极接触孔中形成与所述漏极连接的漏极接触件；在形成所述源极接触件和所述漏极接触件之后，选择性地去除所述间隔物结构层的至少一部分以形成空气间隙；以及在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上形成第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述间隔物结构层包括：在所述第一初始间隔物层的被露出的侧面上的牺牲间隔物层；选择性地去除所述间隔物结构层的至少一部分以形成空气间隙的步骤包括：去除所述牺牲间隔物层以形成空气间隙。
在一个实施例中，在形成所述第二层间电介质层之前，所述方法还包括：至少在所述空气间隙的侧壁上保形地沉积栅极间隔物层。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述间隔物结构层包括：在所述第一初始间隔物层的被露出的侧面上的第一间隔物层和在所述第一间隔物层的侧面上的所述牺牲间隔物层；所述牺牲间隔物层的材料与所述第一间隔物层的材料不同；选择性地去除所述间隔物结构层的至少一部分以形成空气间隙的步骤包括：选择性地去除所述牺牲间隔物层，并保留所述第一间隔物层。
在一个实施例中，在形成所述间隔物结构层的步骤中，所述间隔物结构层还包括：在所述牺牲间隔物层的侧面上的第二间隔物层；其中，所述牺牲间隔物层的材料还与所述第二间隔物层的材料不同；在选择性地去除所述牺牲间隔物层的步骤中，还保留所述第二间隔物层。
在上述制造方法中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成了空气间隙，从而形成了空气间隙间隔物结构，减小了寄生电容。而且由于在空气间隙的一侧具有第一初始间隔物层，这样能够尽量避免栅极层与源极接触件或漏极接触件的短路连接问题。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：衬底，所述衬底包括源极和漏极；在所述衬底上的栅极结构，其中，所述源极和所述漏极分别在所述栅极结构两侧；覆盖所述栅极结构的第一层间电介质层；贯穿所述第一层间电介质层的且露出所述源极的源极接触孔和贯穿所述第一层间电介质层的且露出所述漏极的漏极接触孔；在所述源极接触孔中的与所述源极连接的源极接触件和在所述漏极接触孔中的与所述漏极连接的漏极接触件；在所述栅极结构与所述源极接触件之间或者在所述栅极结构与所述漏极接触件之间的空气间隙；其中，其中，所述空气间隙的侧壁为所述栅极结构和所述源极接触件的侧壁或者为所述栅极结构和所述漏极接触件的侧壁；在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上的第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上。
在一个实施例中，所述半导体器件还包括：至少在所述空气间隙的侧壁上的栅极间隔物层。
在一个实施例中，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；所述半导体器件还包括：贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中所述栅极接触件与所述空气间隙在水平方向上间隔开。
在上述半导体器件中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成了空气间隙，从而能够减小寄生电容。
进一步地，该半导体器件还可以包括至少在空气间隙的侧壁上的栅极间隔物层，这样能够尽量避免由于栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
进一步地，由于栅极接触件与空气间隙在水平方向上间隔开，使得栅极接触件没有形成在空气间隙的正上方，因此栅极接触件不容易进入空气间隙而造成不期望的栅极缺陷。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：衬底，所述衬底包括源极和漏极；在所述衬底上的栅极结构，其中，所述源极和所述漏极分别在所述栅极结构两侧；在所述栅极结构的侧面上的第一间隔物层；覆盖所述栅极结构的第一层间电介质层；贯穿所述第一层间电介质层的且露出所述源极的源极接触孔和贯穿所述第一层间电介质层的且露出所述漏极的漏极接触孔；在所述源极接触孔中的与所述源极连接的源极接触件和在所述漏极接触孔中的与所述漏极连接的漏极接触件；在所述第一间隔物层与所述源极接触件之间或者在所述第一间隔物层与所述漏极接触件之间的空气间隙；在所述第一层间电介质层、所述源极接触件和所述漏极接触件上的第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上。
在一个实施例中，所述半导体器件还包括：在所述源极接触件或所述漏极接触件的侧面上的第二间隔物层，其中所述空气间隙在所述第一间隔物层与所述第二间隔物层之间。
在一个实施例中，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；所述半导体器件还包括：贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中所述栅极接触件与所述空气间隙在水平方向上间隔开。
在上述半导体器件中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成有空气间隙，从而能够减小寄生电容。在栅极结构侧面上形成有第一间隔物层，这样能够尽量避免由于栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
进一步地，由于栅极接触件与空气间隙在水平方向上间隔开，使得栅极接触件没有形成在空气间隙的正上方，因此栅极接触件不容易进入空气间隙而造成不期望的栅极缺陷。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：衬底，所述衬底包括源极和漏极；在所述衬底上的栅极结构，其中，所述源极和所述漏极分别在所述栅极结构两侧；在所述栅极结构的侧面上的第一初始间隔物层；覆盖所述栅极结构的第一层间电介质层；贯穿所述第一层间电介质层的且露出所述源极的源极接触孔和贯穿所述第一层间电介质层的且露出所述漏极的漏极接触孔；在所述源极接触孔中的与所述源极连接的源极接触件和在所述漏极接触孔中的与所述漏极连接的漏极接触件；在所述第一初始间隔物层与所述源极接触件之间或者在所述第一初始间隔物层与所述漏极接触件之间的空气间隙；在所述第一层间电介质层、所述源极接触件和所述漏极接触件上的第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上。
在上述半导体器件中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成有空气间隙，从而形成了空气间隙间隔物结构，减小了寄生电容。而且由于在空气间隙的一侧具有第一初始间隔物层，这样能够尽量避免栅极层与源极接触件或漏极接触件的短路连接问题。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根本发明一个实施例的半导体器件的制造方法的流程图。
图2是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图3是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图5是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图6是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图7是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图9是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图10是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图11是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图12是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图13是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图14是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图15是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图16是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图17是示意性地示出根据本发明再一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图18是示意性地示出根据本发明再一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图19是示意性地示出根据本发明再一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图20是示意性地示出根据本发明再一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图21是示意性地示出根据本发明再一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图22A是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的顶视图。
图22B是示意性地示出图22A所示的结构沿着线B-B’截取的横截面图。
图22C是示意性地示出图22A所示的结构沿着线C-C’截取的横截面图。
图23是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图24是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图25是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图26是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图27是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图28是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图29是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根本发明一个实施例的半导体器件的制造方法的流程图。图2至图9是示意性地示出根据本发明一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图1以及图2至图9详细描述根据本发明一个实施例的半导体器件的制造过程。
如图1所示，在步骤S101，提供半导体结构，该半导体结构包括：衬底、在该衬底上的栅极结构、在该栅极结构两侧的侧面上的初始间隔物层以及覆盖该栅极结构和该初始间隔物层的第一层间电介质层；其中，该衬底包括：分别在栅极结构两侧的源极和漏极。
图2是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S101的结构的横截面图。如图2所示，提供半导体结构。该半导体结构可以包括：衬底20、在该衬底20上的栅极结构21(或22、23)、在该栅极结构21(或22、23)两侧的侧面上的初始间隔物层24以及覆盖该栅极结构和该初始间隔物层24的第一层间电介质层31。其中，该衬底20可以包括：分别在栅极结构21两侧的源极201和漏极202。例如，该衬底20可以是诸如硅衬底等的半导体衬底。该初始间隔物层24的材料可以包括：二氧化硅和/或氮化硅等。该第一层间电介质层的材料可以包括二氧化硅等。
在一个实施例中，在该步骤S101中，该栅极结构21(或22、23)可以包括：在衬底20上的栅极绝缘物层211、在该栅极绝缘物层211上的栅极层212和在该栅极层212上的硬掩模层213。例如，该栅极绝缘物层211的材料可以包括二氧化硅和/或高k(介电常数)电介质层(例如二氧化铪(HfO2)等)。该栅极层212的材料可以包括：诸如氮化钛、钨等的金属或多晶硅。该硬掩模层213的材料可以包括：氮化硅等。
在一个实施例中，该提供半导体结构的步骤可以包括：在衬底上形成栅极结构和在该栅极结构两侧的侧面上的初始间隔物层；然后沉积第一层间电介质层，并对该第一层间电介质层执行平坦化(例如CMP(Chemical Mechanical Planarization，化学机械平坦化))。
需要说明的是，虽然图2中示出了三个栅极结构21、22和23(例如可以分别称为第一栅极结构21、第二栅极结构22和第三栅极结构23)，但是本领域技术人员应该明白，本发明的半导体结构可以包括一个、两个或者多于三个的栅极结构，因此本发明的范围并不仅限于这里所示出的栅极结构的数量，以下示意图类似。
回到图1，在步骤S102，刻蚀第一层间电介质层以形成露出源极的源极接触孔和露出漏极的漏极接触孔；其中，该源极接触孔和该漏极接触孔还露出在栅极结构至少一侧的初始间隔物层的部分。
图3是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S102的结构的横截面图。如图3所示，刻蚀第一层间电介质层31以形成露出源极201的源极接触孔301和露出漏极202的漏极接触孔302。该源极接触孔301和该漏极接触孔302还可以露出在栅极结构21(或22、23)至少一侧的初始间隔物层24的部分。该栅极结构的至少一侧可以包括：栅极结构的两侧。例如，该源极接触孔301和该漏极接触孔302露出了在栅极结构21两侧的初始间隔物层24的部分。又例如，该源极接触孔301露出了在栅极结构22的一侧的初始间隔物层24的部分，该漏极接触孔302露出了在栅极结构23的一侧的初始间隔物层24的部分。
在一个实施例中，可以利用初始间隔物层24自对准地刻蚀第一层间电介质层31以形成源极接触孔301和漏极接触孔302。
回到图1，在步骤S103，去除初始间隔物层的被露出部分从而露出栅极结构的所述至少一侧的侧面。
图4是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S103的结构的横截面图。如图4所示，例如通过刻蚀工艺去除初始间隔物层24的被露出部分从而露出栅极结构的所述至少一侧的侧面。例如，在去除该初始间隔物层24的被露出部分后，露出了栅极结构21的两侧的侧面、栅极结构22一侧的侧面和栅极结构23一侧的侧面。
回到图1，在步骤S104，在栅极结构的被露出的所述至少一侧的侧面上形成间隔物结构层。在一个实施例中，该间隔物结构层可以包括：在栅极结构的所述至少一侧的牺牲间隔物层。例如，该牺牲间隔物层可以位于栅极结构的被露出的所述至少一侧的侧面上。
图5至图6是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S104的两个阶段的结构的横截面图。如图5所示，例如可以通过沉积工艺在栅极结构21的被露出的两侧的侧面、栅极结构22的一侧的侧面和栅极结构23的一侧的侧面上形成间隔物结构层，该间隔物结构层可以包括：在栅极结构的所述至少一侧的牺牲间隔物层40。例如，该牺牲间隔物层40的材料可以包括：SiON(氮氧硅)、SiOCN(氮碳氧硅)、非晶硅或多晶硅。该间隔物结构层(这里即为牺牲间隔物层40)还形成在源极接触孔301和漏极接触孔302的底部上和在第一层间电介质层31的上表面上。
接下来，如图6所示，例如，可以通过干法刻蚀工艺对间隔物结构层进行刻蚀，去除在源极接触孔301和漏极接触孔302的底部上和在第一层间电介质层31上表面上的间隔物结构层的部分(在该实施例中，去除的是牺牲间隔物层40的部分)，保留在源极接触孔和漏极接触孔的侧壁上的间隔物结构层的部分，从而形成在栅极结构的被露出的所述至少一侧的侧面上的间隔物结构层。
回到图1，在步骤S105，在形成间隔物结构层之后，在源极接触孔中形成与源极连接的源极接触件并在漏极接触孔中形成与漏极连接的漏极接触件。
图7是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S105的结构的横截面图。如图7所示，例如可以通过沉积等工艺在源极接触孔和漏极接触孔中填充金属接触层(例如钨或铜等金属)，然后对该金属接触层执行平坦化(例如CMP)，从而形成在源极接触孔301中与源极201连接的源极接触件501和在漏极接触孔302中与漏极202连接的漏极接触件502。
回到图1，在步骤S106，在形成源极接触件和漏极接触件之后，选择性地去除间隔物结构层的至少一部分以形成空气间隙。
图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S106的结构的横截面图。如图8所示，在该选择性地去除间隔物结构层的至少一部分的步骤中，去除牺牲间隔物层40以形成空气间隙60。在该实施例中，由于间隔物结构层只包含一层牺牲间隔物层，因此这里的选择性去除间隔物结构层的至少一部分即为去除全部的牺牲间隔物层。在去除牺牲间隔物层之后，该空气间隙60的侧壁为栅极结构21(或22、23)、源极接触件501和漏极接触件502的侧壁，如图8所示。在形成该空气间隙60的步骤中，该空气间隙60形成在栅极结构21(或22)与源极接触件501之间或者形成在栅极结构21(或23)与漏极接触件502之间。在一个实施例中，该空气间隙的宽度范围可以为5nm至25nm。例如该空气间隙的宽度可以为10nm、15nm或20nm等。
回到图1，在步骤S107，在第一层间电介质层、源极接触件和漏极接触件之上形成第二层间电介质层，其中该第二层间电介质层覆盖在空气间隙之上。
图9是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S107的结构的横截面图。如图9所示，在第一层间电介质层31、源极接触件501和漏极接触件502之上形成第二层间电介质层32。该第二层间电介质层32的材料可以包括二氧化硅等。例如，可以通过CVD(Chemical Vapor Deposition，化学气相沉积)工艺在该第一层间电介质层31、该源极接触件501和该漏极接触件502上非保形地(或非均匀地)沉积第二层间电介质层32。该第二层间电介质层32不会填充空气间隙60。进一步地，在形成该第二层间电介质层之后，还可以对该第二层间电介质层执行平坦化(例如CMP)。
至此，提供了根据本发明一个实施例的半导体器件的制造方法。在该制造方法中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成了空气间隙，从而形成了空气间隙间隔物结构，减小了寄生电容。进一步地，由于在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间只有该空气间隙而没有其他电介质间隔物层，因此能够使得寄生电容的介电常数比较小，从而可以进一步减小寄生电容。
进一步地，由于在形成源极接触孔和漏极接触孔的过程中，可以利用自对准刻蚀工艺对第一层间电介质层进行刻蚀，因此本发明实施例的半导体器件的制造方法还能够与自对准刻蚀工艺兼容，降低了工艺复杂性。
在一个实施例中，上述制造方法还可以包括：形成贯穿第二层间电介质层、第一层间电介质层和硬掩模层的且与栅极层连接的栅极接触件，其中该栅极接触件与空气间隙在水平方向上间隔开(后面将结合图22A至图22C详细描述)。由于栅极接触件与空气间隙在水平方向上间隔开，因此栅极接触件不会出现进入空气间隙的情况，这解决了由于栅极接触件进入空气间隙而可能造成的栅极缺陷(例如栅极与其他结构的接触短路等)问题。
由上述制造方法，还形成了根据本发明一个实施例的半导体器件。例如，如图9所示，该半导体器件可以包括：衬底20，该衬底20可以包括源极201和漏极202。该半导体器件还可以包括：在该衬底20上的栅极结构21，其中，该源极201和该漏极202分别在该栅极结构21两侧。该半导体器件还可以包括：覆盖该栅极结构21的第一层间电介质层31；贯穿该第一层间电介质层31的且露出源极201的源极接触孔301和贯穿该第一层间电介质层31的且露出漏极202的漏极接触孔302；以及在源极接触孔301中的与源极201连接的源极接触件501和在漏极接触孔302中的与漏极202连接的漏极接触件502。该半导体器件还可以包括：在栅极结构21与源极接触件501之间或者在栅极结构21与漏极接触件502之间的空气间隙60。其中，该空气间隙60的侧壁可以为栅极结构21和源极接触件501的侧壁或者可以为栅极结构21和漏极接触件502的侧壁。该半导体器件还可以包括：在第一层间电介质层31、源极接触件501和漏极接触件502上的第二层间电介质层32，其中该第二层间电介质层32覆盖在空气间隙60之上，从而将空间间隙60封闭起来。
在一个实施例中，如图9所示，上述半导体器件还可以包括：在衬底20上的栅极结构22和23，这两个栅极结构22和23分别在栅极结构21两侧。在栅极结构22与源极接触件501之间以及在栅极结构23与漏极接触件502之间也形成有空气间隙60。上述半导体器件还可以包括：在栅极结构22的与空气间隙所在侧的相对侧的侧面上的初始间隔物层24和在栅极结构23的与空气间隙所在侧的相对侧的侧面上的初始间隔物层24。
在一个实施例中，如图9所示，栅极结构21(或22、23)可以包括：在衬底20上的栅极绝缘物层211、在该栅极绝缘物层211上的栅极层212和在该栅极层212上的硬掩模层213。
在一个实施例中，上述半导体器件还可以包括：贯穿第二层间电介质层、第一层间电介质层和硬掩模层的且与栅极层连接的栅极接触件，其中该栅极接触件与空气间隙在水平方向上间隔开(图9中未示出，后面将结合图22A至图22C详细描述)。
在上述实施例中，提供了根据本发明一个实施例的半导体器件。在该半导体器件中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成有空气间隙。进一步地，由于在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间只有该空气间隙而没有其他电介质间隔物层，因此使得寄生电容的介电常数比较小，从而可以减小寄生电容。
在本发明一个实施例中，在形成第二层间电介质层之前，上述制造方法还可以包括：至少在空气间隙的侧壁上保形地沉积栅极间隔物层。
图10至图11是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图10至图11详细描述根据本发明另一个实施例的半导体器件的制造过程。
在一个实施例中，在形成空气间隙(可以参考图8所示)之后，如图10所示，例如通过原子层沉积工艺至少在空气间隙60的侧壁上保形地(或均匀地)沉积栅极间隔物层45。这样使得空气间隙宽度变窄，并且变窄后的空气间隙位于栅极间隔物层的不同部分之间。例如，该栅极间隔物层45的材料可以包括SiOCN、SiN(氮化硅)或SiON等。例如，该栅极间隔物层45还可以形成在空气间隙60的底部以及在第一层间电介质层31、源极接触件501和漏极接触件502的上表面上。在另一个实施例，还可以在沉积栅极间隔物层之后，利用例如干法刻蚀工艺去除在第一层间电介质层31、源极接触件501和漏极接触件502的上表面上的栅极间隔物层的部分。
接下来，如图11所示，例如可以通过CVD工艺在第一层间电介质层31、源极接触件501和漏极接触件502之上的栅极间隔物层45上非保形地(或非均匀地)沉积第二层间电介质层32。在另一个实施例中，如果在前面的步骤中去除了在第一层间电介质层31、源极接触件501和漏极接触件502的上表面上的栅极间隔物层的部分，则可以直接在第一层间电介质层31、源极接触件501和漏极接触件502上形成第二层间电介质层32。
在上述实施例中，提供了根据本发明另一个实施例的半导体器件的制造方法。在该制造方法中，可以在空气间隙的侧壁上形成栅极间隔物层，这样可以尽量避免由于栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
在一个实施例中，上述制造方法还可以包括：形成贯穿第二层间电介质层、第一层间电介质层和硬掩模层的且与栅极层连接的栅极接触件，其中该栅极接触件与空气间隙在水平方向上间隔开(后面将结合图22A至图22C详细描述)。由于栅极接触件与空气间隙在水平方向上间隔开，因此栅极接触件不会出现进入空气间隙的情况，这解决了由于栅极接触件进入空气间隙而可能造成的栅极缺陷(例如栅极与其他结构的接触短路等)问题。
由上述制造方法，还形成了根据本发明另一个实施例的半导体器件。如图11所示，该半导体器件可以包括：衬底20，该衬底20可以包括源极201和漏极202。该半导体器件还可以包括：在该衬底20上的栅极结构21，其中，该源极201和该漏极202分别在该栅极结构21两侧。该半导体器件还可以包括：覆盖栅极结构21的第一层间电介质层31；贯穿该第一层间电介质层31的且露出源极201的源极接触孔301和贯穿该第一层间电介质层31的且露出漏极202的漏极接触孔302；以及在源极接触孔301中的与源极201连接的源极接触件501和在漏极接触孔302中的与漏极202连接的漏极接触件502。该半导体器件还可以包括：在栅极结构21与源极接触件501之间或者在栅极结构21与漏极接触件502之间的空气间隙60。该半导体器件还可以包括：至少在空气间隙60的侧壁上的栅极间隔物层45。该半导体器件还可以包括：在第一层间电介质层31、源极接触件501和漏极接触件502之上的第二层间电介质层32，其中该第二层间电介质层32覆盖在空气间隙60之上。
在该实施例中，提供了根据本发明另一个实施例的半导体器件。在该半导体器件中，在栅极结构、源极接触件和漏极接触件的侧面上形成有栅极间隔物层；而空气间隙位于在该栅极结构侧面上的栅极间隔物层的部分与在该源极接触件侧面上的栅极间隔物层的部分之间或者位于在该栅极结构侧面上的栅极间隔物层的部分与在该漏极接触件侧面上的栅极间隔物层的部分之间。该栅极间隔物层可以尽量避免由于栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
在一个实施例中，与图9所示的半导体器件的结构类似地，如图11所示的半导体器件还可以包括：栅极结构22和23，以及初始间隔物层24，关于这些结构的描述可以参考前面的描述，这里不再赘述。
在一个实施例中，如图11所示，栅极结构21(或22、23)可以包括：在衬底20上的栅极绝缘物层211、在该栅极绝缘物层211上的栅极层212和在该栅极层212上的硬掩模层213。
在一个实施例中，上述半导体器件还可以包括：贯穿第二层间电介质层、第一层间电介质层和硬掩模层的且与栅极层连接的栅极接触件，其中该栅极接触件与空气间隙在水平方向上间隔开(图11中未示出，后面将结合图22A至图22C详细描述)。
在本发明一个实施例中，在形成间隔物结构层的步骤中，该间隔物结构层还可以包括：在栅极结构与牺牲间隔物层之间的第一间隔物层。其中，该第一间隔物层形成在栅极结构的被露出的所述至少一侧的侧面上，该牺牲间隔物层形成在该第一间隔物层的侧面上。该牺牲间隔物层的材料与该第一间隔物层的材料不同。在本发明一个实施例中，去除牺牲间隔物层以形成空气间隙的步骤可以包括：选择性地去除牺牲间隔物层，并保留第一间隔物层。
图12至图16是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图12至图16详细描述根据本发明另一个实施例的半导体器件的制造过程。
在一个实施例中，去除初始间隔物层的被露出部分从而露出栅极结构的所述至少一侧的侧面(可以参考图4所示，露出了栅极结构21的两侧的侧面、栅极结构22和23的各自一侧的侧面)之后，如图12所示，例如通过原子层沉积工艺在图4所示的结构上沉积第一间隔物层41，以及在第一间隔物层41上沉积牺牲间隔物层40。该第一间隔物层41和牺牲间隔物层40一起作为间隔物结构层。该牺牲间隔物层40的材料与该第一间隔物层41的材料不同。例如，第一间隔物层41的材料可以包括：SiN、SiON或SiOCN；该牺牲间隔物层40的材料可以包括：多晶硅或非晶硅。
接下来，如图13所示，例如可以通过干法刻蚀工艺对间隔物结构层进行刻蚀，去除在源极接触孔301和漏极接触孔302的底部上的和在第一层间电介质层31上表面上的间隔物结构层的部分(在该实施例中，去除的是第一间隔物层41的部分和牺牲间隔物层40的部分)，保留在源极接触孔301和漏极接触孔302的侧壁上的间隔物结构层的部分，从而形成了在栅极结构的被露出的所述至少一侧的侧面上的间隔物结构层，例如形成了在栅极结构的被露出的两侧的侧面上的间隔物结构层。该间隔物结构层可以包括：形成在栅极结构(例如栅极结构21、22或23)的被露出的所述至少一侧(例如两侧)的侧面上的第一间隔物层41和形成在该第一间隔物层41的侧面上的牺牲间隔物层40。
接下来，如图14所示，在源极接触孔301中形成与源极201连接的源极接触件501并在漏极接触孔302中形成与漏极202连接的漏极接触件502。
接下来，如图15所示，选择性地去除间隔物结构层的至少一部分，在该实施例中，即选择性地去除牺牲间隔物层40，并保留第一间隔物层41，从而形成空气间隙60。
接下来，如图16所示，例如通过CVD工艺在该第一层间电介质层31、该源极接触件501和该漏极接触件502上非保形地沉积第二层间电介质层32，其中该第二层间电介质层32覆盖在空气间隙60之上。
在上述实施例中，提供了根据本发明另一个实施例的半导体器件的制造方法。在该制造方法中，可以在栅极结构的侧面上形成第一间隔物层，而空气间隙位于该第一间隔物层与源极接触件或漏极接触件之间，这样可以尽量避免由于栅极结构的栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
由上述制造方法，还形成了根据本发明另一个实施例的半导体器件。如图16所示，该半导体器件可以包括：衬底20，该衬底20可以包括源极201和漏极202。该半导体器件还可以包括：在该衬底20上的栅极结构21，其中，该源极201和该漏极202分别在该栅极结构21两侧。该半导体器件还可以包括：在该栅极结构21的侧面上的第一间隔物层41。该半导体器件还可以包括：覆盖该栅极结构21的第一层间电介质层31；贯穿该第一层间电介质层31的且露出源极201的源极接触孔301和贯穿该第一层间电介质层31的且露出漏极202的漏极接触孔302；以及在该源极接触孔301中的与源极201连接的源极接触件501和在漏极接触孔302中的与漏极202连接的漏极接触件502。该半导体器件还可以包括：在第一间隔物层41与源极接触件501之间或者在第一间隔物层41与漏极接触件502之间的空气间隙60。该半导体器件还可以包括：在第一层间电介质层31、源极接触件501和漏极接触件502上的第二层间电介质层32，其中该第二层间电介质层32覆盖在该空气间隙60之上。
在一个实施例中，与如图9所示的半导体器件的结构类似地，如图16所示的半导体器件还可以包括：栅极结构22和23，以及初始间隔物层24，关于这些结构的描述可以参考前面的描述，这里不再赘述。
在一个实施例中，如图16所示，栅极结构21(或22、23)可以包括：在衬底20上的栅极绝缘物层211、在该栅极绝缘物层211上的栅极层212和在该栅极层212上的硬掩模层213。
在一个实施例中，上述半导体器件还可以包括：贯穿第二层间电介质层、第一层间电介质层和硬掩模层的且与栅极层连接的栅极接触件，其中该栅极接触件与空气间隙在水平方向上间隔开(图16中未示出，后面将结合图22A至图22C详细描述)。
在本发明一个实施例中，在形成间隔物结构层的步骤中，该间隔物结构层还可以包括：在牺牲间隔物层的侧面上的第二间隔物层。其中，该牺牲间隔物层的材料还与该第二间隔物层的材料不同。在一个实施例中，在选择性地去除牺牲间隔物层的步骤中，还保留该第二间隔物层。
图17至图21是示意性地示出根据本发明再一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图17至图21详细描述根据本发明再一个实施例的半导体器件的制造过程。
在一个实施例中，去除初始间隔物层的被露出部分从而露出栅极结构的所述至少一侧的侧面(可以参考图4所示，露出了栅极结构21的两侧的侧面、栅极结构22和23的各自一侧的侧面)之后，如图17所示，例如通过原子层沉积工艺在图4所示的结构上沉积第一间隔物层41，在第一间隔物层41上沉积牺牲间隔物层40，以及在牺牲间隔物层40上沉积第二间隔物层42。该第一间隔物层41、牺牲间隔物层40和第二间隔物层42一起作为间隔物结构层。该牺牲间隔物层40的材料与该第一间隔物层41的材料不同，且该牺牲间隔物层40的材料与第二间隔物层42的材料也不同。例如，该第一间隔物层41和该第二间隔物层42的材料可以分别包括：SiN、SiON或SiOCN；该牺牲间隔物层40的材料可以包括：多晶硅或非晶硅。
接下来，如图18所示，例如，可以通过干法刻蚀工艺对间隔物结构层进行刻蚀，去除在源极接触孔301和漏极接触孔302的底部上和在第一层间电介质层31上表面上的间隔物结构层的部分(在该实施例中，去除的是第一间隔物层41的部分、牺牲间隔物层40的部分和第二间隔物层42的部分)，保留在源极接触孔301和漏极接触孔302的侧壁上的间隔物结构层的部分，从而形成了在栅极结构的被露出的所述至少一侧的侧面上的间隔物结构层，例如形成了在栅极结构的被露出的两侧的侧面上的间隔物结构层。该间隔物结构层可以包括：形成在栅极结构(例如栅极结构21、22或23)的被露出的所述至少一侧(例如两侧)的侧面上的第一间隔物层41、形成在该第一间隔物层41的侧面上的牺牲间隔物层40和形成在该牺牲间隔物层40的侧面上的第二间隔物层42。
接下来，如图19所示，在源极接触孔301中形成与源极201连接的源极接触件501并在漏极接触孔302中形成与漏极202连接的漏极接触件502。
接下来，如图20所示，选择性地去除间隔物结构层的至少一部分，在该实施例中，即选择性地去除牺牲间隔物层40，并保留第一间隔物层41和第二间隔物层42，从而形成空气间隙60。
接下来，如图21所示，例如通过CVD工艺在该第一层间电介质层31、该源极接触件501和该漏极接触件502上非保形地沉积第二层间电介质层32，其中该第二层间电介质层32覆盖在空气间隙60之上。
在上述实施例中，提供了根据本发明再一个实施例的半导体器件的制造方法。在该制造方法中，形成了第一间隔物层和第二间隔物层，空气间隙位于该第一间隔物层与该第二间隔物层之间，其中第一间隔物层位于栅极结构的侧面上，第二间隔物层位于源极接触件或漏极接触件的侧面上，这样可以尽量避免由于栅极结构的栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
由上述制造方法，还形成了根据本发明再一个实施例的半导体器件。如图21所示，该半导体器件除了具有与图16所示的半导体器件相同或相似的结构之外，该半导体器件还可以包括：在源极接触件501或漏极接触件502的侧面上的第二间隔物层42，其中空气间隙60在第一间隔物层41与第二间隔物层42之间。这样的结构可以尽量避免由于栅极结构的栅极层与源极接触件或漏极接触件被空气间隙暴露而可能造成的短路连接。
图22A是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的顶视图。图22B是示意性地示出图22A所示的结构沿着线B-B’截取的横截面图。图22C是示意性地示出图22A所示的结构沿着线C-C’截取的横截面图。图21是示意性地示出图22A所示的结构沿着线A-A’截取的横截面图。
在本发明一个实施例中，上述制造方法还可以包括：如图22A和图22B所示，形成贯穿第二层间电介质层32、第一层间电介质层31和硬掩模层213的且与栅极层212连接的栅极接触件503。如图22C所示，该栅极接触件503与空气间隙60在水平方向上间隔开。如图22C所示，该栅极接触件503与空气间隙60在水平方向上的间隔距离可以为d。例如，该间隔距离d的范围可以为5nm至500nm。例如，该间隔距离d可以为10nm、50nm、100nm或300nm等。由于栅极接触件与空气间隙在水平方向上间隔开，使得栅极接触件没有形成在空气间隙的正上方，因此栅极接触件不容易进入空气间隙而造成不期望的栅极缺陷(例如栅极与其他结构的短路接触等)问题。
需要说明的是，为了示出的方便，图22A没有示出在栅极层212之上的硬掩模层213的部分、第一层间电介质层31的部分和第二层间电介质层32的部分，但是本领域技术人员应该完全明白如何实施这里公开的技术方案。
还需要说明的是，如图22A和图22B所示，在形成空气间隙60的过程中，还可以保留在空气间隙60两端的初始间隔物层24的部分。
还需要说明的是，上述栅极接触件的形成步骤除了适用于关于图21所示的半导体器件结构的制造步骤，而且也适用于图9、图11和图16所示的半导体器件结构的制造步骤。
在一个实施例中，形成栅极接触件的步骤可以包括：刻蚀第二层间电介质层、第一层间电介质层和硬掩模层以形成露出栅极层的栅极接触孔；然后在栅极接触孔中形成与栅极层连接的栅极接触件。
由上述制造方法，还形成了根据本发明另一个实施例的半导体器件。如图21、图22A、图22B和图22C所示，该半导体器件还包括：贯穿第二层间电介质层32、第一层间电介质层31和硬掩模层213的且与栅极层212连接的栅极接触件503，其中该栅极接触件503与空气间隙60在水平方向上间隔开。
图23至图29是示意性地示出根据本发明又一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图23至图29详细描述根据本发明又一个实施例的半导体器件的制造过程。
首先，如图23所示，提供半导体结构。该半导体结构可以包括：衬底20、在该衬底20上的栅极结构21(22或23)、在该栅极结构两侧的侧面上的第一初始间隔物层241、在该第一初始间隔物层241的侧面上的第二初始间隔物层242以及覆盖该栅极结构、该第一初始间隔物层241和该第二初始间隔物层242的第一层间电介质层31。其中，该衬底20可以包括：分别在栅极结构21两侧的源极201和漏极202。第一初始间隔物层241的材料与第二初始间隔物层242的材料不同。例如，第一初始间隔物层241的材料可以包括SiN；第二初始间隔物层242的材料可以包括SiON、SiO2或SiOCN等。
在一个实施例中，该栅极结构21(或22、23)可以包括：在衬底20上的栅极绝缘物层211、在该栅极绝缘物层211上的栅极层212和在该栅极层212上的硬掩模层213。
接下来，如图24所示，刻蚀第一层间电介质层31以形成露出源极201的源极接触孔301和露出漏极202的漏极接触孔302。该源极接触孔301和该漏极接触孔302还露出在栅极结构21(或22、23)至少一侧的第一初始间隔物层241的侧面上的第二初始间隔物层242的部分。
接下来，如图25所示，去除第二初始间隔物层242的被露出部分从而露出第一初始间隔物层241的侧面。
接下来，如图26所示，在第一初始间隔物层241的被露出的侧面上形成间隔物结构层。例如，如图6所示，在形成该间隔物结构层的步骤中，该间隔物结构层可以包括：在第一初始间隔物层241的被露出的侧面上的牺牲间隔物层40。
接下来，如图27所示，在源极接触孔301中形成与源极201连接的源极接触件501并在漏极接触孔302中形成与漏极202连接的漏极接触件502。
接下来，如图28所示，选择性地去除间隔物结构层的至少一部分以形成空气间隙60。例如，去除牺牲间隔物层40以形成空气间隙60。
接下来，如图29所示，在第一层间电介质层31、源极接触件501和漏极接触件502之上形成第二层间电介质层32，其中该第二层间电介质层32覆盖在该空气间隙60之上。
至此，提供了又一个实施例的半导体器件的制造方法。在上述制造方法中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成了空气间隙，从而形成了空气间隙间隔物结构，减小了寄生电容。而且由于在空气间隙的一侧具有第一初始间隔物层，这样能够尽量避免栅极层与源极接触件或漏极接触件的短路连接问题。
在一个实施例中，与前面描述类似地，在形成第二层间电介质层之前，所述制造方法还可以包括：至少在空气间隙的侧壁上保形地沉积栅极间隔物层。这可以进一步尽量避免栅极层与源极接触件或漏极接触件的短路连接问题。
在另一个实施例中，与前面描述类似地，在形成间隔物结构层的步骤中，该间隔物结构层可以包括：在第一初始间隔物层的被露出的侧面上的第一间隔物层和在该第一间隔物层的侧面上的牺牲间隔物层。该牺牲间隔物层的材料与该第一间隔物层的材料不同。选择性地去除间隔物结构层的至少一部分以形成空气间隙的步骤可以包括：选择性地去除该牺牲间隔物层，并保留该第一间隔物层。
在另一个实施例中，与前面描述类似地，在形成间隔物结构层的步骤中，该间隔物结构层除了包括第一间隔物层和牺牲间隔物层之外，该间隔物结构层还可以包括：在牺牲间隔物层的侧面上的第二间隔物层。其中，该牺牲间隔物层的材料还与该第二间隔物层的材料不同。在选择性地去除该牺牲间隔物层的步骤中，还保留该第二间隔物层。
由上面的制造方法，还形成了根据又一个实施例的半导体器件。例如，如图29所示，该半导体器件可以包括衬底20。该衬底20可以包括源极201和漏极202。该半导体器件还可以包括在该衬底20上的栅极结构21，其中，该源极201和该漏202极分别在该栅极结构21的两侧。该半导体器件还可以包括在该栅极结构21的侧面上的第一初始间隔物层241。该半导体器件还可以包括覆盖该栅极结构的第一层间电介质层31、贯穿该第一层间电介质层31的且露出源极201的源极接触孔301和贯穿该第一层间电介质层31的且露出漏极202的漏极接触孔302、以及在源极接触孔301中的与源极201连接的源极接触件501和在漏极接触孔302中的与漏极202连接的漏极接触件502。该半导体器件还可以包括在第一初始间隔物层241与源极接触件501之间或者在第一初始间隔物层241与漏极接触件502之间的空气间隙60。该半导体器件还可以包括在第一层间电介质层31、源极接触件501和漏极接触件502上的第二层间电介质层32，其中该第二层间电介质层32覆盖在空气间隙60之上。
在上述实施例的半导体器件中，在栅极结构与源极接触件之间或者在栅极结构与漏极接触件之间形成有空气间隙，从而形成了空气间隙间隔物结构，减小了寄生电容。而且由于在空气间隙的一侧具有第一初始间隔物层，这样能够尽量避免栅极层与源极接触件或漏极接触件的短路连接问题。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (22)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的栅极结构、在所述栅极结构两侧的侧面上的初始间隔物层以及覆盖所述栅极结构和所述初始间隔物层的第一层间电介质层；其中，所述衬底包括：分别在所述栅极结构两侧的源极和漏极，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；
刻蚀所述第一层间电介质层以形成露出所述源极的源极接触孔和露出所述漏极的漏极接触孔；其中，所述源极接触孔和所述漏极接触孔还露出在所述栅极结构至少一侧的所述初始间隔物层的部分；
去除所述初始间隔物层的被露出部分从而露出所述栅极结构的所述至少一侧的侧面；
在所述栅极结构的被露出的所述至少一侧的侧面上形成间隔物结构层；
在形成所述间隔物结构层之后，在所述源极接触孔中形成与所述源极连接的源极接触件并在所述漏极接触孔中形成与所述漏极连接的漏极接触件；
在形成所述源极接触件和所述漏极接触件之后，选择性地去除所述间隔物结构层的至少一部分以形成空气间隙；
在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上形成第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上；以及
形成贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中，所述栅极接触件与所述空气间隙在水平方向上间隔开，所述栅极接触件在所述衬底上的正投影与所述空气间隙在所述衬底上的正投影不重叠。
2.根据权利要求1所述的方法，其特征在于，
在形成所述空气间隙的步骤中，所述空气间隙形成在所述栅极结构与所述源极接触件之间或者形成在所述栅极结构与所述漏极接触件之间。
3.根据权利要求1所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述间隔物结构层包括：在所述栅极结构的所述至少一侧的牺牲间隔物层；
选择性地去除所述间隔物结构层的至少一部分以形成空气间隙的步骤包括：去除所述牺牲间隔物层以形成空气间隙。
4.根据权利要求3所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述牺牲间隔物层位于所述栅极结构的被露出的所述至少一侧的侧面上。
5.根据权利要求4所述的方法，其特征在于，在形成所述第二层间电介质层之前，所述方法还包括：
至少在所述空气间隙的侧壁上保形地沉积栅极间隔物层。
6.根据权利要求3所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述间隔物结构层还包括：在所述栅极结构与所述牺牲间隔物层之间的第一间隔物层；其中，所述第一间隔物层形成在所述栅极结构的被露出的所述至少一侧的侧面上，所述牺牲间隔物层形成在所述第一间隔物层的侧面上；所述牺牲间隔物层的材料与所述第一间隔物层的材料不同；
去除所述牺牲间隔物层以形成空气间隙的步骤包括：选择性地去除所述牺牲间隔物层，并保留所述第一间隔物层。
7.根据权利要求6所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述间隔物结构层还包括：在所述牺牲间隔物层的侧面上的第二间隔物层；其中，所述牺牲间隔物层的材料还与所述第二间隔物层的材料不同；
在选择性地去除所述牺牲间隔物层的步骤中，还保留所述第二间隔物层。
8.根据权利要求4所述的方法，其特征在于，
所述牺牲间隔物层的材料包括：SiON、SiOCN、非晶硅或多晶硅。
9.根据权利要求7所述的方法，其特征在于，
所述第一间隔物层和所述第二间隔物层的材料分别包括：SiN、SiON或SiOCN；
所述牺牲间隔物层的材料包括：多晶硅或非晶硅。
10.根据权利要求1所述的方法，其特征在于，
所述栅极结构的至少一侧包括：所述栅极结构的两侧。
11.根据权利要求1所述的方法，其特征在于，
形成所述第二层间电介质层的步骤包括：在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上非保形地沉积第二层间电介质层。
12.根据权利要求1所述的方法，其特征在于，
利用所述初始间隔物层自对准地刻蚀所述第一层间电介质层以形成所述源极接触孔和所述漏极接触孔。
13.一种半导体器件的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的栅极结构、在所述栅极结构两侧的侧面上的第一初始间隔物层、在所述第一初始间隔物层的侧面上的第二初始间隔物层以及覆盖所述栅极结构、所述第一初始间隔物层和所述第二初始间隔物层的第一层间电介质层；其中，所述衬底包括：分别在所述栅极结构两侧的源极和漏极；所述第一初始间隔物层的材料与所述第二初始间隔物层的材料不同；所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；
刻蚀所述第一层间电介质层以形成露出所述源极的源极接触孔和露出所述漏极的漏极接触孔；其中，所述源极接触孔和所述漏极接触孔还露出在所述栅极结构至少一侧的所述第一初始间隔物层的侧面上的所述第二初始间隔物层的部分；
去除所述第二初始间隔物层的被露出部分从而露出所述第一初始间隔物层的侧面；
在所述第一初始间隔物层的被露出的侧面上形成间隔物结构层；
在形成所述间隔物结构层之后，在所述源极接触孔中形成与所述源极连接的源极接触件并在所述漏极接触孔中形成与所述漏极连接的漏极接触件；
在形成所述源极接触件和所述漏极接触件之后，选择性地去除所述间隔物结构层的至少一部分以形成空气间隙；
在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上形成第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上；以及
形成贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中，所述栅极接触件与所述空气间隙在水平方向上间隔开，所述栅极接触件在所述衬底上的正投影与所述空气间隙在所述衬底上的正投影不重叠。
14.根据权利要求13所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述间隔物结构层包括：在所述第一初始间隔物层的被露出的侧面上的牺牲间隔物层；
选择性地去除所述间隔物结构层的至少一部分以形成空气间隙的步骤包括：去除所述牺牲间隔物层以形成空气间隙。
15.根据权利要求14所述的方法，其特征在于，在形成所述第二层间电介质层之前，所述方法还包括：
至少在所述空气间隙的侧壁上保形地沉积栅极间隔物层。
16.根据权利要求14所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述间隔物结构层包括：在所述第一初始间隔物层的被露出的侧面上的第一间隔物层和在所述第一间隔物层的侧面上的所述牺牲间隔物层；所述牺牲间隔物层的材料与所述第一间隔物层的材料不同；
选择性地去除所述间隔物结构层的至少一部分以形成空气间隙的步骤包括：选择性地去除所述牺牲间隔物层，并保留所述第一间隔物层。
17.根据权利要求16所述的方法，其特征在于，
在形成所述间隔物结构层的步骤中，所述间隔物结构层还包括：在所述牺牲间隔物层的侧面上的第二间隔物层；其中，所述牺牲间隔物层的材料还与所述第二间隔物层的材料不同；
在选择性地去除所述牺牲间隔物层的步骤中，还保留所述第二间隔物层。
18.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括源极和漏极；
在所述衬底上的栅极结构，其中，所述源极和所述漏极分别在所述栅极结构两侧，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；
覆盖所述栅极结构的第一层间电介质层；
贯穿所述第一层间电介质层的且露出所述源极的源极接触孔和贯穿所述第一层间电介质层的且露出所述漏极的漏极接触孔；
在所述源极接触孔中的与所述源极连接的源极接触件和在所述漏极接触孔中的与所述漏极连接的漏极接触件；
在所述栅极结构与所述源极接触件之间或者在所述栅极结构与所述漏极接触件之间的空气间隙；其中，所述空气间隙的侧壁为所述栅极结构和所述源极接触件的侧壁或者为所述栅极结构和所述漏极接触件的侧壁；
在所述第一层间电介质层、所述源极接触件和所述漏极接触件之上的第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上；以及
贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中，所述栅极接触件与所述空气间隙在水平方向上间隔开，所述栅极接触件在所述衬底上的正投影与所述空气间隙在所述衬底上的正投影不重叠。
19.根据权利要求18所述的半导体器件，其特征在于，还包括：
至少在所述空气间隙的侧壁上的栅极间隔物层。
20.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括源极和漏极；
在所述衬底上的栅极结构，其中，所述源极和所述漏极分别在所述栅极结构两侧，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；
在所述栅极结构的侧面上的第一间隔物层；
覆盖所述栅极结构的第一层间电介质层；
贯穿所述第一层间电介质层的且露出所述源极的源极接触孔和贯穿所述第一层间电介质层的且露出所述漏极的漏极接触孔；
在所述源极接触孔中的与所述源极连接的源极接触件和在所述漏极接触孔中的与所述漏极连接的漏极接触件；
在所述第一间隔物层与所述源极接触件之间或者在所述第一间隔物层与所述漏极接触件之间的空气间隙；
在所述第一层间电介质层、所述源极接触件和所述漏极接触件上的第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上；以及
贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中，所述栅极接触件与所述空气间隙在水平方向上间隔开，所述栅极接触件在所述衬底上的正投影与所述空气间隙在所述衬底上的正投影不重叠。
21.根据权利要求20所述的半导体器件，其特征在于，还包括：
在所述源极接触件或所述漏极接触件的侧面上的第二间隔物层，其中所述空气间隙在所述第一间隔物层与所述第二间隔物层之间。
22.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括源极和漏极；
在所述衬底上的栅极结构，其中，所述源极和所述漏极分别在所述栅极结构两侧，所述栅极结构包括：在所述衬底上的栅极绝缘物层、在所述栅极绝缘物层上的栅极层和在所述栅极层上的硬掩模层；
在所述栅极结构的侧面上的第一初始间隔物层；
覆盖所述栅极结构的第一层间电介质层；
贯穿所述第一层间电介质层的且露出所述源极的源极接触孔和贯穿所述第一层间电介质层的且露出所述漏极的漏极接触孔；
在所述源极接触孔中的与所述源极连接的源极接触件和在所述漏极接触孔中的与所述漏极连接的漏极接触件；
在所述第一初始间隔物层与所述源极接触件之间或者在所述第一初始间隔物层与所述漏极接触件之间的空气间隙；
在所述第一层间电介质层、所述源极接触件和所述漏极接触件上的第二层间电介质层，其中所述第二层间电介质层覆盖在所述空气间隙之上；以及
贯穿所述第二层间电介质层、所述第一层间电介质层和所述硬掩模层的且与所述栅极层连接的栅极接触件，其中，所述栅极接触件与所述空气间隙在水平方向上间隔开，所述栅极接触件在所述衬底上的正投影与所述空气间隙在所述衬底上的正投影不重叠。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10608096B2 (en) * 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US11282920B2 (en) 2019-09-16 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air gap on gate structure and method for forming the same
US11527444B2 (en) * 2019-09-25 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer formation for semiconductor devices
US11489053B2 (en) 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11631612B2 (en) 2020-05-26 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102021107477A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung
WO2022061738A1 (zh) * 2020-09-25 2022-03-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20220310819A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
CN113192828B (zh) * 2021-04-29 2023-04-11 长鑫存储技术有限公司 半导体结构的制备方法和半导体结构
US11742399B2 (en) * 2021-06-16 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Topology selective and sacrificial silicon nitride layer for generating spacers for a semiconductor device drain
US11855161B2 (en) * 2021-07-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device contact structures and methods of fabricating thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390644A (zh) * 2012-05-08 2013-11-13 中国科学院微电子研究所 半导体器件及其制造方法
WO2017014725A1 (en) * 2015-07-17 2017-01-26 Intel Corporation Transistor with airgap spacer
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100953332B1 (ko) * 2002-12-31 2010-04-20 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
US20080040697A1 (en) * 2006-06-21 2008-02-14 International Business Machines Corporation Design Structure Incorporating Semiconductor Device Structures with Voids
FR3011386B1 (fr) * 2013-09-30 2018-04-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor mos a espaceurs d'air
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9589833B1 (en) * 2015-09-10 2017-03-07 International Business Machines Corporation Preventing leakage inside air-gap spacer during contact formation
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9929271B2 (en) * 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390644A (zh) * 2012-05-08 2013-11-13 中国科学院微电子研究所 半导体器件及其制造方法
WO2017014725A1 (en) * 2015-07-17 2017-01-26 Intel Corporation Transistor with airgap spacer
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region

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