CN113192828B - 半导体结构的制备方法和半导体结构 - Google Patents

半导体结构的制备方法和半导体结构 Download PDF

Info

Publication number
CN113192828B
CN113192828B CN202110476539.4A CN202110476539A CN113192828B CN 113192828 B CN113192828 B CN 113192828B CN 202110476539 A CN202110476539 A CN 202110476539A CN 113192828 B CN113192828 B CN 113192828B
Authority
CN
China
Prior art keywords
dielectric layer
layer
substrate
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110476539.4A
Other languages
English (en)
Other versions
CN113192828A (zh
Inventor
宛强
占康澍
夏军
李森
徐朋辉
刘涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110476539.4A priority Critical patent/CN113192828B/zh
Priority to PCT/CN2021/109777 priority patent/WO2022227320A1/zh
Publication of CN113192828A publication Critical patent/CN113192828A/zh
Priority to US17/452,160 priority patent/US20220352305A1/en
Application granted granted Critical
Publication of CN113192828B publication Critical patent/CN113192828B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体结构的制备方法和半导体结构，涉及半导体技术领域，旨在解决半导体的外围电路中晶体管稳定性较低的问题。该半导体的制备方法包括提供基底；基底中具有有源区；在基底上形成栅极层；在栅极层的外周形成隔离结构；在远离栅极层的方向上，隔离结构至少包括中空部和隔离部；在栅极层和隔离结构的顶表面上形成绝缘结构；形成接触插塞；接触插塞穿设绝缘结构，接触插塞靠近基底的一端与有源区电连接，接触插塞位于隔离结构的远离栅极层的一侧；形成导电层；导电层与接触插塞远离基底的一端电连接。本发明能够有效提高半导体结构中晶体管的稳定性，提升半导体结构的工作性能。

Description

半导体结构的制备方法和半导体结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法和半导体结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
DRAM器件的电路结构包括位于核心区域的核心电路，以及位于外围区域的外围电路。其中，核心区域中分布有多个呈阵列排布的存储单元，核心电路主要用于为多个存储单元提供驱动电流，以实现存储单元的存储过程。外围电路围设在核心电路的外围，主要用于为核心电路提供驱动电流，同时控制核心电路的工作时序。外围电路中主要包括晶体管，晶体管结构的稳定性影响外围电路的工作性能。
然而，目前的外围电路中，晶体管的稳定性较低，影响外围电路的工作性能。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体结构的制备方法和半导体结构，能够有效提高半导体结构中晶体管的稳定性，提升半导体结构的工作性能。
为了实现上述目的，第一方面，本发明提供一种半导体结构的制备方法，包括：
提供基底；基底中具有有源区。
在基底上形成栅极层。
在栅极层的外周形成隔离结构；在远离栅极层的方向上，隔离结构至少包括中空部和隔离部。
在隔离结构的顶表面上形成绝缘结构。
形成接触插塞；接触插塞穿设绝缘结构，接触插塞靠近基底的一端与有源区电连接，接触插塞位于隔离结构的远离栅极层的一侧。
形成导电层；导电层与接触插塞远离基底的一端电连接。
本发明提供的半导体结构的制备方法，通过在基底上形成栅极层，并且在栅极层的外周形成隔离结构，利用隔离结构保护栅极层。通过在隔离结构的远离栅极层的一侧形成接触插塞，利用接触插塞连接有源区和导电层，实现有源区与导电层之间电信号传输。其中，通过将隔离结构设置在为中空部和隔离部，通过中空部形成空气隙(Air Gap)，通过中空部和隔离部共同阻隔栅极层和接触插塞，避免两者之间发生电接触或信号干扰的问题，从而有助于减小半导体结构的特征尺寸，提高半导体结构的稳定性，从而提升半导体结构的工作性能。
在上述的半导体结构的制备方法中，可选的是，在提供基底的步骤中，包括：
在基底中形成有源区和隔离区；
在有源区中形成依次排布的源极区、源极低掺杂区、沟道区、漏极低掺杂区和漏极区。
通过设置源极低掺杂区和漏极低掺杂区，可以与隔离结构相互配合，并且有助于减小源漏极之间的漏电流。
在上述的半导体结构的制备方法中，可选的是，在基底上形成栅极层的步骤中，包括：
在基底上形成第一介质层；第一介质层与沟道区相对设置；
在第一介质层的顶表面上形成栅极半导体层；
在栅极半导体层的顶表面上形成栅极导电层；
在栅极导电层的顶表面上形成第二介质层。
这样的设置可以形成稳定性的栅极层结构，提高半导体结构中晶体管的稳定性。
在上述的半导体结构的制备方法中，可选的是，在栅极层的外周形成隔离结构，包括：
在栅极层的外周形成隔离结构的中空部；
在中空部的外周形成隔离部。
这样的设置可以利用中空部和隔离部共同隔离接触插塞和栅极层，提高两者电性隔离的稳定性。
在上述的半导体结构的制备方法中，可选的是，在栅极层的外周形成隔离结构的中空部的步骤中，包括：
在基底和栅极层的表面形成第三介质层；
去除基底和栅极层的顶表面上的第三介质层，保留栅极层的侧壁上的第三介质层；
在基底、栅极层以及第三介质层的表面形成第四介质层；
去除基底、栅极层和第三介质层的顶表面上的第四介质层，保留第三介质层的侧壁上的第四介质层；
在基底、栅极层、第三介质层以及第四介质层的表面形成第五介质层；
去除基底、栅极层、第三介质层以及第四介质层的顶表面的第五介质层，保留第四介质层的侧壁上的第五介质层；
去除第四介质层；
在基底、栅极层、第五介质层以及第三介质层的表面形成第六介质层；
去除栅极层、第三介质层和第五介质层的顶表面，以及基底的部分顶表面的第六介质层，保留第三介质层和第五介质层的侧壁面的第六介质层，以及保留位于第三介质层和第五介质层之间的，基底的顶表面的第六介质层；
位于第三介质层和第五介质层之间的第六介质层中形成有中空区域，中空区域形成中空部。
这样的设置可以在栅极层和接触插塞之间形成稳定的中空部，从而形成空气隙结构，有助于提高栅极层和接触插塞的电性隔离，同时降低半导体结构的晶体管的寄生电容。
在上述的半导体结构的制备方法中，可选的是，在中空部的外周形成隔离部的步骤中，包括：
在基底、栅极层、第三介质层、第五介质层和第六介质层的表面形成第七介质层；
位于中空部外围的第五介质层、第六介质层和部分第七介质层形成隔离部，或，位于中空部外围的第五介质层和第六介质层形成隔离部。
这样的设置可以在栅极层和接触插塞之间形成稳定的中隔离部，从而提高栅极层和接触插塞的电性隔离。
在上述的半导体结构的制备方法中，可选的是，在栅极层的外周形成隔离结构的步骤之后，在隔离结构的顶表面上形成绝缘结构的步骤之前，还包括：
在第七介质层的表面形成第八介质层；第八介质层的顶表面和第七介质层的顶表面齐平。
通过设置第七介质层可以有助于提高导电层与有源区之间的电性隔离，同时有利于设置后续的绝缘结构和导电层。
在上述的半导体结构的制备方法中，可选的是，形成接触插塞的步骤中，包括：
在绝缘结构的顶表面形成掩膜层，掩膜层具有掩膜开口；
沿掩膜开口去除部分绝缘结构和部分第八介质层，并在绝缘结构和第八介质层中形成沟槽；
在沟槽中填充导电结构，导电结构靠近基底的一端与基底中的有源区电连接，导电结构位于隔离部的远离栅极层的一侧，导电结构形成接触插塞。
这样的设置可以减小设置接触插塞的难度，同时保证接触插塞稳定的电性连接导电层和有源区。
在上述的半导体结构的制备方法中，可选的是，靠近源极区一侧的隔离结构在基底上的投影，位于源极低掺杂区的内部，或与源极低掺杂区重叠。
在上述的半导体结构的制备方法中，可选的是，靠近漏极区一侧的隔离结构在基底上的投影，位于漏极低掺杂区的内部，或与漏极低掺杂区重叠。
这样的设置有助于增加源极低掺杂区和漏极低掺杂区的面积，从而减小源极区和漏极区之间的漏电流问题。
在上述的半导体结构的制备方法中，可选的是，在远离栅极层的方向上，隔离结构的厚度范围为15-40nm。该厚度值可以保证隔离结构的电性隔离效果，同时避免影响半导体结构的特征尺寸。
在上述的半导体结构的制备方法中，可选的是，第五介质层和第七介质层的材料相同，且均包括氮化硅；
第六介质层的材料包括氧化物。
这样的设置可以减小第五介质层和第七介质层的制备难度，同时保证第五介质层、第七介质层以及第六介质层的电性隔离的效果。
在上述的半导体结构的制备方法中，可选的是，第三介质层和绝缘结构的材料相同，且均包括氮化硅；
第八介质层的材料包括氧化物。
这样的设置可以减小第三介质层和绝缘结构的制备难度，同时保证第三介质层、绝缘结构以及第八介质层的电性隔离的效果。
在上述的半导体结构的制备方法中，可选的是，导电结构的材料包括钨。
这样的设置可以提高接触插塞的导电性能，保证接触插塞中的电信号传输。
第二方面，本发明提供一种半导体结构，包括：
基底，基底中具有有源区，有源区中依次排布有源极区、源极低掺杂区、沟道区、漏极低掺杂区和漏极区；
栅极层，栅极层设置在基底上，且与基底的沟道区相对应，栅极层包括依次层叠设置的第一介质层、栅极半导体层、栅极导电层和第二介质层；
隔离结构，隔离结构位于栅极层的外周，隔离结构包括中空部和隔离部，中空部位于隔离部靠近栅极层的一侧；
绝缘结构，绝缘结构位于栅极层远离基底的一侧；
导电层，导电层位于绝缘结构远离基底的一侧；
接触插塞，接触插塞穿设绝缘结构，且电连接导电层和有源区，接触插塞位于隔离结构的远离栅极层的一侧。
本发明提供的半导体结构，通过在基底上形成栅极层，并且在栅极层的外周形成隔离结构，利用隔离结构保护栅极层。通过在隔离结构的远离栅极层的一侧形成接触插塞，利用接触插塞连接有源区和导电层，实现有源区与导电层之间电信号传输。其中，通过将隔离结构设置在为中空部和隔离部，通过中空部形成空气隙，通过中空部和隔离部共同阻隔栅极层和接触插塞，避免两者之间发生电接触或信号干扰的问题，从而有助于减小半导体结构的特征尺寸，提高半导体结构的稳定性，从而提升半导体结构的工作性能。
本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中的半导体结构的部分结构示意图；
图2为本发明实施例提供的半导体结构的制备方法的流程示意图；
图3为本发明实施例提供的半导体结构的制备方法的提供基底的流程示意图；
图4为本发明实施例提供的半导体结构的制备方法的形成栅极层的流程示意图；
图5为本发明实施例提供的半导体结构的制备方法的形成隔离结构的流程示意图；
图6为本发明实施例提供的半导体结构的制备方法的形成中空部的流程示意图；
图7为本发明实施例提供的半导体结构的制备方法的形成隔离部的流程示意图；
图8为本发明实施例提供的半导体结构的制备方法的形成接触插塞的流程示意图；
图9为本发明实施例提供的半导体结构的基底和栅极层的结构示意图；
图10为本发明实施例提供的半导体结构的形成第三介质层的结构示意图；
图11为本发明实施例提供的半导体结构的去除部分第三介质层的结构示意图；
图12为本发明实施例提供的半导体结构的形成第四介质层的结构示意图；
图13为本发明实施例提供的半导体结构的去除部分第四介质层的结构示意图；
图14为本发明实施例提供的半导体结构的形成第五介质层的结构示意图；
图15为本发明实施例提供的半导体结构的去除部分第五介质层的结构示意图；
图16为本发明实施例提供的半导体结构的去除第四介质层的结构示意图；
图17为本发明实施例提供的半导体结构的形成第六介质层的结构示意图；
图18为本发明实施例提供的半导体结构的去除部分第六介质层的结构示意图；
图19为本发明实施例提供的半导体结构的形成第七介质层的结构示意图；
图20为本发明实施例提供的半导体结构的形成第八介质层的结构示意图；
图21为本发明实施例提供的半导体结构的形成绝缘结构的结构示意图；
图22为本发明实施例提供的半导体结构的形成掩膜层的结构示意图；
图23为本发明实施例提供的半导体结构的形成沟槽的结构示意图；
图24为本发明实施例提供的半导体结构的形成接触插塞的结构示意图。
附图标记说明：
10、1-基底；
11、2-源极区； 12、3-漏极区；
13、4-沟道区； 14-源极低掺杂区；
15-漏极低掺杂区； 16、5-隔离区；
20、6-栅极层；
21-第一介质层； 22-栅极半导体层；
23-栅极导电层； 24-第二介质层；
30、7-隔离结构；
31-中空部；32-隔离部；
40、8-绝缘结构；
50、9-接触插塞；
61-第三介质层； 62-第四介质层；
63-第五介质层； 64-第六介质层；
65-第七介质层； 66-第八介质层；
70-掩膜层；
71-掩膜开口；
80-沟槽。
具体实施方式
本申请的发明人在实际研究过程中发现，DRAM器件的电路结构包括位于核心区域的核心电路，以及位于外围区域的外围电路。其中，核心区域中分布有多个呈阵列排布的存储单元，每个存储单元通常包括电容器和存储晶体管，存储晶体管的栅极与字线(Wordline，简称为WL)相连、漏极与位线(Bit line，简称为BL)相连、源极与电容器相连。核心区域围绕在阵列排布的存储单元的外围，核心电路主要用于为多个存储单元提供驱动电流。外围区域围绕在核心区域的外围，外围电路中设置有驱动电路和时钟电路等，主要用于为核心电路提供驱动电流，同时控制核心电路的工作时序实现整个DRAM器件的工作过程。其中，外围电路中主要包括外围晶体管，外围晶体管结构的稳定性影响外围电路的工作性能。
参照图1所示，相关技术中，外围区的半导体结构一般包括基底1，基底1包括隔离区5和有源区，隔离区5间隔设置，相邻的隔离区5之间形成有源区。有源区包括源极区2、沟道区4和漏极区3。基底1上对应沟道区4的位置设置有栅极层6，栅极层6的上方设置有绝缘结构8。接触插塞9穿过绝缘结构8分别与基底1中的源极区2和漏极区3电连接。该接触插塞9和栅极层6之间设置有隔离结构7，该隔离结构7仅为空气隙结构。
在半导体结构的特征尺寸不断降低的过程中，栅极层6和接触插塞9之间的距离不断减小，导致空气隙结构的电性隔离效果降低，引起栅极层6和接触插塞9之间的电接触或者电信号干扰的问题，影响外围区中晶体管的结构稳定性和信号传输过程。并且，基于空气隙结构中，空气的介电常数较小，并且空气隙结构与接触插塞9之间的侧壁厚度降低，导致栅极层6和接触插塞9之间的电性隔离效果也会降低。进一步地，栅极层6和接触插塞9之间的距离减小，空气隙的结构容易引起接触插塞9结构的损坏，影响接触插塞9中的信号传输。上述的问题均会影响半导体结构作为DRAM器件的存储性能。
有鉴于此，本发明实施例提供的半导体结构的制备方法和半导体结构，通过在基底上形成栅极层，并且在栅极层的外周形成隔离结构，利用隔离结构保护栅极层。通过在隔离结构的远离栅极层的一侧形成接触插塞，利用接触插塞连接有源区和导电层，实现有源区与导电层之间电信号传输。其中，通过将隔离结构设置在为中空部和隔离部，通过中空部形成空气隙，通过中空部和隔离部共同阻隔栅极层和接触插塞，避免两者之间发生电接触或信号干扰的问题，从而有助于减小半导体结构的特征尺寸，提高半导体结构的稳定性，从而提升半导体结构的工作性能。
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的优选实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
参照图2至图8所示，同时结合图9至图24所示，本发明的一个实施例提供一种本发明提供一种半导体结构的制备方法，包括：
S1：提供基底；基底10中形成有有源区。在提供基底10的步骤中，可以包括：
S11：在基底中形成有源区和隔离区。
S12：在有源区中形成依次排布的源极区、源极低掺杂区、沟道区、漏极低掺杂区和漏极区。
需要说明的是，参照图2，图3以及图9所示，该基底10的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称为SOI)等，或者本领域技术人员已知的其他材料，该基底10可以为基底10上的结构层提供支撑基础。在本实施例中，基底10为Si衬底。基底10中可以具有半导体层，该半导体层形成基底10的有源区，有源区包括源极区11和漏极区12，并且源极区11和漏极区12之间形成有沟道区13。相邻的有源区之间具有隔离区16，隔离区16内可以设置浅沟道隔离结构(Shallow TrenchIsolation，简称为STI)，以用于隔离相邻的有源区。
在本实施例中，源极区11和沟道区13之间设置有源极低掺杂区14，漏极区12和沟道区13之间设置有漏极低掺杂区15。源极低掺杂区14可以有效减弱源极区11的电场，从而改善源极区11的热电子退化现象。同理，漏极低掺杂区15可以减弱漏极区12的电场，改善漏极区12的热电子退化。因此，源极低掺杂区14和漏极低掺杂区15的设置可以有效减小源极区11和漏极区12之间的漏电流问题，保证晶体管结构的稳定性。
需要指出的是，本实施例提供的有源区可以位于外围区的基底10上，从而形成外围区中的晶体管结构。当然在实际制备过程中，该有源区还可以位于核心区域或者阵列区域，从而分别形成核心区域的晶体管，或者阵列区域的晶体管，本实施例对此并不加以限制。
参照图4所示，同时结合图9所示，在形成基底10之后，还包括S2：在基底上形成栅极层。在形成栅极层20的步骤中，可以包括：
S21：在基底上形成第一介质层；第一介质层21与沟道区13相对设置。该第一介质层21可以为氧化物层，例如而氧化硅层。第一介质层21的主要作用是隔绝沟道区13和栅极层20的后续结构层，并且为栅极层20的后续结构层提供结构基础。该栅极层20的后续结构层可以包括但不限于下述的栅极半导体层22、栅极导电层23和第二介质层24。
S22：在第一介质层的顶表面上形成栅极半导体层。该栅极半导体层22可以为多晶硅层。
S23：在栅极半导体层的顶表面上形成栅极导电层。该栅极导电层23可以为氮化钛层。
S24：在栅极导电层的顶表面上形成第二介质层。该第二介质层24可以为氮化硅层，第二介质层24的主要作用是隔绝栅极导电层23与第二介质层24上的其余导电层，保证栅极层20的稳定结构。
参照图5所示，本实施例提供的隔离结构30，可以通过下述的方式形成：
S3：在栅极层的外周形成隔离结构；在远离栅极层20的方向上，隔离结构30至少包括中空部31和隔离部32。
在形成隔离结构30的步骤中，可以包括：
S31：在栅极层的外周形成隔离结构的中空部。
S32：在中空部的外周形成隔离部。
需要说明的是，在本实施例中，通过将隔离结构30设置为中空部31和隔离部32，利用中空部31中的空气隙结构，可以降低晶体管结构中的寄生电容。同时，基于隔离部32位于中空部31的外周，且位于中空部31远离栅极层20的一侧，隔离部32可以有效保护后续形成的接触插塞50，避免在半导体结构的特征尺寸不断缩小的过程中，中空部31的空气隙结构损坏接触插塞50，保证半导体结构的完整性。
进一步地，基于隔离部32的存在，可以有效提高隔离结构30的电性隔离的效果，避免在半导体结构的特征尺寸不断缩小的过程中，栅极层20和接触插塞50之间发生电接触或者信号干扰的问题，提高两者电性隔离的稳定性。
其中，参照图6所示，结合图10至图18所示，在形成中空部31的步骤中，可以包括：
S310：在基底和栅极层的表面形成第三介质层。参照图10所示，第三介质层61覆盖基底10和栅极层20的顶表面，以及栅极层20的侧壁面。第三介质层61的材料可以包括氮化硅。
S311：去除基底和栅极层的顶表面上的第三介质层，保留栅极层的侧壁上的第三介质层。参照图11所示，去除第三介质层61后，基底10和栅极层20的顶表面暴露。
S312：在基底、栅极层以及第三介质层的表面形成第四介质层。参照图12所示，该第四介质层62可以覆盖基底10、栅极层20以及第三介质层61的顶表面，同时覆盖第三介质层61的侧壁面。该第四介质层62可以为氧化物层。
S313：去除基底、栅极层和第三介质层的顶表面上的第四介质层，保留第三介质层的侧壁上的第四介质层。参照图13所示，去除第四介质层62后，基底10、栅极层20以及第三介质层61的顶表面均暴露。
S314：在基底、栅极层、第三介质层以及第四介质层的表面形成第五介质层。参照图14所示，该第五介质层63可以覆盖基底10、栅极层20、第三介质层61以及第四介质层62的顶表面，同时覆盖第四介质层62的侧壁面。
S315：去除基底、栅极层、第三介质层以及第四介质层的顶表面的第五介质层，保留第四介质层的侧壁上的第五介质层。参照图15所示，去除第五介质层63后，基底10、栅极层20、第三介质层61以及第四介质层62的顶表面均暴露。
S316：去除第四介质层。参照图16所示，通过选择性刻蚀的方式，将位于第三介质层61和第五介质层63之间的第四介质层62去除，并在第三介质层61和第五介质层63之间形成待填充沟槽。
S317：在基底、栅极层、第五介质层以及第三介质层的表面形成第六介质层。参照图17所示，该第六介质层64覆盖基底10、栅极层20、第五介质层63和第三介质层61的顶表面，同时覆盖第三介质层61和第五介质层63的侧壁面。
并且，第六介质层64填充该待填充沟槽。
S318：去除栅极层、第三介质层和第五介质层的顶表面，以及基底的部分顶表面的第六介质层，保留第三介质层和第五介质层的侧壁面的第六介质层，以及保留位于第三介质层和第五介质层之间的，基底的顶表面的第六介质层。上述的结构可以参照图18所示。
S319：位于第三介质层和第五介质层之间的第六介质层中形成有中空区域，中空区域形成中空部。在图18中，位于第三介质层61和第五介质层63之间为中空区域，并未填充任何结构，可以形成空气隙结构。该空气隙结构可以有效降低晶体管结构中的寄生电容，从而减小晶体管结构开关过程中的延迟，避免晶体管结构的阈值电压发生漂移。
参照图7所示，同时结合图19所示，在形成中空部31之后，还可以在中空部31的外围形成隔离部32，具体可以包括如下步骤：
S321：在基底、栅极层、第三介质层、第五介质层和第六介质层的表面形成第七介质层。参照图19所示，该第七介质层65仅覆盖基底10、栅极层20、第三介质层61、第五介质层63以及第六介质层64的顶表面，并未填充在中空部31中。
S322：位于中空部外围的第五介质层、第六介质层和部分第七介质层形成隔离部。或，位于中空部外围的第五介质层和第六介质层形成隔离部。
需要说明的是，第五介质层63和第七介质层65的材料可以相同，且均包括氮化硅；第六介质层64的材料包括氧化物。
作为第一种可实现的实施方式，隔离部32可以是第五介质层63、第六介质层64和部分第七介质层65形成的。此时形成的隔离部32为NON隔离部32。作为第二种可实现的实施方式，隔离部32还可以是第五介质层63和第六介质层64形成的，此时形成的隔离部32为ONO的隔离部32。通过氧化物和氮化物叠设共同形成隔离部32结构，可以提高隔离部32的电性隔离的效果。
在形成隔离结构30之后，参照图20所示，还包括如下步骤：在第七介质层65的表面形成第八介质层66。需要说明的是，该第八介质层66可以包括氧化物层，第八介质层66的顶表面和第七介质层65的顶表面齐平，并暴露出部分第七介质层65的顶表面。需要指出的是，此处的第七介质层65的顶表面特指位于栅极层20上方的部分，并非位于基底10上的部分。
在形成隔离结构30之后，可以参照图21所示，还包括：
S4：在隔离结构的顶表面上形成绝缘结构。该绝缘结构40的材料可以包括氮化硅，主要作用是隔绝栅极层20与绝缘结构40上方的导电层。
S5：形成接触插塞；接触插塞50穿设绝缘结构40，接触插塞50靠近基底10的一端与有源区电连接，接触插塞50位于隔离结构30的远离栅极层20的一侧。需要说明的是，参照图8所示，同时结合图22至图24所示，在形成接触插塞50的步骤中，可以包括：
S51：在绝缘结构的顶表面形成掩膜层，掩膜层具有掩膜开口。
S52：沿掩膜开口去除部分绝缘结构和部分第八介质层，并在绝缘结构和第八介质层中形成沟槽。
S53：在沟槽中填充导电结构，导电结构靠近基底的一端与基底中的有源区电连接，导电结构位于隔离部的远离栅极层的一侧，导电结构形成接触插塞。
需要说明的是，该掩膜层70上的掩膜开口71对应于沟槽80的位置，并且沟槽80的位置对应于所要形成的接触插塞50的位置。该接触插塞50可以将源极区11中所形成的源极，以及漏极区12中所形成的漏极分别连接至不同的导电层。在栅极层20通入电信号，沟道区13导通的状态下，源极中可以输入电信号，由漏极中输出该电信号，实现晶体管功能。
基于接触插塞50中存在电信号的传输，因此若接触插塞50与栅极层20的距离过近时，两者之间会由于隔离结构30被电击穿，而产生电接触或者电信号干扰的问题。因此，本实施例中的隔离结构30，通过中空部31与隔离部32的同时设置，有效解决上述的问题，也有利于在半导体结构的特征尺寸降低过程中，保证半导体结构的稳定性。
S6：形成导电层；导电层与接触插塞50远离基底10的一端电连接。需要说明的是，该导电层(图中未示出)可以包括多个，不同的导电层分别通过不同的接触插塞50连接至源极或者漏极。
参照图20所示，在远离栅极层20的方向上，隔离结构30的厚度范围为15-40nm。该厚度可以是图20中a示出的部分。需要说明的是，基于本实施例中隔离结构30包括中空部31和隔离部32，因此隔离结构30的厚度有所增加，这样可以在增加接触插塞50和栅极层20之间的间距，有助于提高隔离结构30的电性隔离效果。
若该隔离结构30的厚度过小，则无法保证上述的电性隔离的效果，而若该隔离结构30的厚度过大时，会增加半导体结构的特征尺寸。因此在实际使用中，用户可以根据需要上述范围内调整隔离结构30的厚度，例如可以为20nm、30nm或者35nm，本实施例对该具体数值并不加以限制。
进一步地，参照图24所示，在本实施例中，靠近源极区11一侧的隔离结构30在基底10上的投影，位于源极低掺杂区14的内部，或与源极低掺杂区14重叠。
靠近漏极区12一侧的隔离结构30在基底10上的投影，位于漏极低掺杂区15的内部，或与漏极低掺杂区15重叠。
需要说明的是，基于上述的隔离结构30厚度有所增加，源极低掺杂区14和漏极低掺杂区15位于隔离结构30的底部，两者的厚度值或者面积值也可以随之增加，这样可以有效减小源极区11和漏极区12之间的漏电流的问题。该源极低掺杂区14和漏极低掺杂区15的厚度范围可以为10-40nm，两者的具体数值可以为15nm、20nm、30nm或者35nm，本实施例对该具体数值并不加以限制。
作为一种可实现的实施方式，导电结构的材料包括钨。需要说明的是，基于钨的熔点较高，且具有良好的抗热冲击能力，因此可以保证接触插塞50结构的稳定性，从而保证电信号传输的可靠性。
进一步地，参照图24所示，在上述实施例的基础上，本发明还提供一种半导体结构，包括：
基底10，基底10中具有有源区，有源区中依次排布有源极区11、源极低掺杂区14、沟道区13、漏极低掺杂区15和漏极区12。
栅极层20，栅极层20设置在基底10上，且与基底10的沟道区13相对应，栅极层20包括依次层叠设置的第一介质层21、栅极半导体层22、栅极导电层23和第二介质层24；
隔离结构30，隔离结构30位于栅极层20的外周，隔离结构30包括中空部31和隔离部32，中空部31位于隔离部32靠近栅极层20的一侧。
绝缘结构40，绝缘结构40位于栅极层20远离基底10的一侧。
导电层，导电层位于绝缘结构40远离基底10的一侧。
接触插塞50，接触插塞50穿设绝缘结构40，且电连接导电层和有源区，接触插塞50位于隔离结构30的远离栅极层20的一侧。
需要说明的是，上述的半导体结构，可以为DRAM器件中的外围区域的晶体管结构。通过在基底10上形成栅极层20，并且在栅极层20的外周形成隔离结构30，利用隔离结构30保护栅极层20。通过在隔离结构30的远离栅极层20的一侧形成接触插塞50，利用接触插塞50连接有源区和导电层，实现有源区与导电层之间电信号传输。
其中，通过将隔离结构30设置在为中空部31和隔离部32，通过中空部31形成空气隙，通过中空部31和隔离部32共同阻隔栅极层20和接触插塞50，避免两者之间发生电接触或信号干扰的问题，从而有助于减小半导体结构的特征尺寸，提高半导体结构的稳定性，从而提升该半导体结构作为晶体管结构的工作性能。
其余结构以及其技术效果已在上述陈述，此处不再一一赘述。
在上述描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；所述基底中具有有源区；
在所述基底上形成栅极层；
在所述栅极层的外周形成隔离结构；在远离所述栅极层的方向上，所述隔离结构至少包括中空部和隔离部；在远离所述栅极层的方向上，所述隔离结构的厚度范围为15-40nm；
所述在所述栅极层的外周形成隔离结构，包括：在所述栅极层的外周形成所述隔离结构的中空部；在所述中空部的外周形成隔离部;
所述在所述栅极层的外周形成所述隔离结构的中空部的步骤中，包括：
在所述栅极层的侧壁上的形成第三介质层；
在所述第三介质层的侧壁上的形成第四介质层；
在所述第四介质层的侧壁上的形成第五介质层，所述基底、所述栅极层、所述第三介质层以及所述第四介质层的顶表面均暴露；
去除所述第四介质层；
在所述第三介质层和所述第五介质层的侧壁面，以及位于所述第三介质层和所述第五介质层之间的，所述基底的顶表面形成第六介质层；其中，所述第五介质层的侧壁面包括朝向所述第三介质层的第一侧壁面和背离所述第三介质层的第二侧壁面，所述第六介质层覆盖在所述第一侧壁面和所述第二侧壁面上，以增加所述隔离结构的厚度；
位于所述第三介质层和所述第五介质层之间的所述第六介质层中形成有中空区域，所述中空区域形成所述中空部；
所述在所述中空部的外周形成隔离部的步骤中，包括：
在所述基底、所述栅极层、所述第三介质层、所述第五介质层和所述第六介质层的表面形成第七介质层；
位于所述中空部外围的所述第五介质层、所述第六介质层和部分所述第七介质层形成所述隔离部，或，位于所述中空部外围的所述第五介质层和所述第六介质层形成所述隔离部；
在所述隔离结构的顶表面上形成绝缘结构；
形成接触插塞；所述接触插塞穿设所述绝缘结构，所述接触插塞靠近所述基底的一端与所述有源区电连接，所述接触插塞位于所述隔离结构的远离所述栅极层的一侧；且所述接触插塞靠近所述基底的一端位于所述基底内；
形成导电层；所述导电层与所述接触插塞远离所述基底的一端电连接。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述提供基底的步骤中，包括：
在所述基底中形成有源区和隔离区；
在所述有源区中形成依次排布的源极区、源极低掺杂区、沟道区、漏极低掺杂区和漏极区。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述在所述基底上形成栅极层的步骤中，包括：
在所述基底上形成第一介质层；所述第一介质层与所述沟道区相对设置；
在所述第一介质层的顶表面上形成栅极半导体层；
在所述栅极半导体层的顶表面上形成栅极导电层；
在所述栅极导电层的顶表面上形成第二介质层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，形成所述第三介质层、所述第四介质层以及所述第五介质层，包括：
在所述基底和所述栅极层的表面形成第三介质层；
去除所述基底和所述栅极层的顶表面上的所述第三介质层，保留所述栅极层的侧壁上的所述第三介质层；
在所述基底、所述栅极层以及所述第三介质层的表面形成第四介质层；
去除所述基底、所述栅极层和所述第三介质层的顶表面上的所述第四介质层，保留所述第三介质层的侧壁上的所述第四介质层；
在所述基底、所述栅极层、所述第三介质层以及所述第四介质层的表面形成第五介质层；
去除所述基底、所述栅极层、所述第三介质层以及所述第四介质层的顶表面的所述第五介质层，保留所述第四介质层的侧壁上的所述第五介质层；形成所述第六介质层，包括：
在所述基底、所述栅极层、所述第五介质层以及所述第三介质层的表面形成第六介质层；
去除所述栅极层、所述第三介质层和所述第五介质层的顶表面，以及所述基底的部分顶表面的所述第六介质层，保留所述第三介质层和所述第五介质层的侧壁面的所述第六介质层，以及保留位于所述第三介质层和所述第五介质层之间的，所述基底的顶表面的所述第六介质层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述在所述栅极层的外周形成隔离结构的步骤之后，所述在所述隔离结构的顶表面上形成绝缘结构的步骤之前，还包括：
在所述第七介质层的表面形成第八介质层；所述第八介质层的顶表面和所述第七介质层的顶表面齐平。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述形成接触插塞的步骤中，包括：
在所述绝缘结构的顶表面形成掩膜层，所述掩膜层具有掩膜开口；
沿所述掩膜开口去除部分所述绝缘结构和部分所述第八介质层，并在所述绝缘结构和所述第八介质层中形成沟槽；
在所述沟槽中填充导电结构，所述导电结构靠近所述基底的一端与所述基底中的所述有源区电连接，所述导电结构位于所述隔离部的远离所述栅极层的一侧，所述导电结构形成所述接触插塞。
7.根据权利要求2-6中任一项所述的半导体结构的制备方法，其特征在于，靠近所述源极区一侧的所述的隔离结构在所述基底上的投影，位于所述源极低掺杂区的内部，或与所述源极低掺杂区重叠。
8.根据权利要求2-6中任一项所述的半导体结构的制备方法，其特征在于，靠近所述漏极区一侧的所述隔离结构在所述基底上的投影，位于所述漏极低掺杂区的内部，或与所述漏极低掺杂区重叠。
9.根据权利要求1-6中任一项所述的半导体结构的制备方法，其特征在于，所述第五介质层和所述第七介质层的材料相同，且均包括氮化硅；
所述第六介质层的材料包括氧化物。
10.根据权利要求5或6所述的半导体结构的制备方法，其特征在于，所述第三介质层和所述绝缘结构的材料相同，且均包括氮化硅；
所述第八介质层的材料包括氧化物。
11.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述导电结构的材料包括钨。
12.一种半导体结构，其特征在于，所述半导体结构通过权利要求1-11任一项所述的半导体结构的制备方法制得，包括：
基底，所述基底中具有有源区，所述有源区中依次排布有源极区、源极低掺杂区、沟道区、漏极低掺杂区和漏极区；
栅极层，所述栅极层设置在所述基底上，且与所述基底的沟道区相对应，所述栅极层包括依次层叠设置的第一介质层、栅极半导体层、栅极导电层和第二介质层；
隔离结构，所述隔离结构位于所述栅极层的外周，所述隔离结构包括中空部和隔离部，所述中空部位于所述隔离部靠近所述栅极层的一侧；
绝缘结构，所述绝缘结构位于所述栅极层远离所述基底的一侧；
导电层，所述导电层位于所述绝缘结构远离所述基底的一侧；
接触插塞，所述接触插塞穿设所述绝缘结构，且电连接所述导电层和所述有源区，所述接触插塞位于所述隔离结构的远离所述栅极层的一侧；且所述接触插塞靠近所述基底的一端位于所述基底内。
CN202110476539.4A 2021-04-29 2021-04-29 半导体结构的制备方法和半导体结构 Active CN113192828B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110476539.4A CN113192828B (zh) 2021-04-29 2021-04-29 半导体结构的制备方法和半导体结构
PCT/CN2021/109777 WO2022227320A1 (zh) 2021-04-29 2021-07-30 半导体结构的制备方法和半导体结构
US17/452,160 US20220352305A1 (en) 2021-04-29 2021-10-25 Manufacturing method of semiconductor structure and semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110476539.4A CN113192828B (zh) 2021-04-29 2021-04-29 半导体结构的制备方法和半导体结构

Publications (2)

Publication Number Publication Date
CN113192828A CN113192828A (zh) 2021-07-30
CN113192828B true CN113192828B (zh) 2023-04-11

Family

ID=76980710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110476539.4A Active CN113192828B (zh) 2021-04-29 2021-04-29 半导体结构的制备方法和半导体结构

Country Status (2)

Country Link
CN (1) CN113192828B (zh)
WO (1) WO2022227320A1 (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004055904A1 (en) * 2002-12-14 2004-07-01 Koninklijke Philips Electronics N.V. Vertical insulated gate transistor and manufacturing method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390644B (zh) * 2012-05-08 2017-07-11 中国科学院微电子研究所 半导体器件及其制造方法
FR3011386B1 (fr) * 2013-09-30 2018-04-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor mos a espaceurs d'air
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
CN109216451A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US11031485B2 (en) * 2019-06-04 2021-06-08 International Business Machines Corporation Transistor with airgap spacer
KR20210038762A (ko) * 2019-09-30 2021-04-08 삼성전자주식회사 반도체 장치
CN210575939U (zh) * 2019-11-25 2020-05-19 长鑫存储技术有限公司 反熔丝结构及可编程存储器
CN111710607A (zh) * 2020-06-24 2020-09-25 中国科学院微电子研究所 一种半导体器件及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004055904A1 (en) * 2002-12-14 2004-07-01 Koninklijke Philips Electronics N.V. Vertical insulated gate transistor and manufacturing method

Also Published As

Publication number Publication date
CN113192828A (zh) 2021-07-30
WO2022227320A1 (zh) 2022-11-03

Similar Documents

Publication Publication Date Title
US9627253B2 (en) Semiconductor device including air gaps and method of fabricating the same
US7605028B2 (en) Method of forming a memory device having a storage transistor
JP5610264B2 (ja) 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法
EP0993037B1 (en) Method for two-sided fabrication of a memory array
US7952162B2 (en) Semiconductor device and method for manufacturing the same
US8836030B2 (en) Methods of forming memory cells, memory cells, and semiconductor devices
US6559491B2 (en) Folded bit line DRAM with ultra thin body transistors
TWI267979B (en) SOI trench capacitor DRAM cell incorporating a low-leakage floating body array transistor
US8884340B2 (en) Semiconductor devices including dual gate electrode structures and related methods
US8373214B2 (en) Semiconductor devices with buried bit lines and methods of manufacturing semiconductor devices
US20020072155A1 (en) Method of fabricating a DRAM unit
US20020109176A1 (en) Open bit line dram with ultra thin body transistors
WO2011031749A2 (en) Dram cell utilizing a doubly gated vertical channel
WO2001013429A1 (en) Method for fabricating 4f2 memory cells with vertical transistor and stacked capacitor
US8294209B2 (en) Semiconductor memory device and method of manufacturing the same
JPH04233272A (ja) ダブルトレンチ半導体メモリ及びその製造方法
US7365396B2 (en) SOI SRAM products with reduced floating body effect
CN113192828B (zh) 半导体结构的制备方法和半导体结构
CN112447717A (zh) 半导体器件及其制造方法
US20010032991A1 (en) Semiconductor memory having a memory cell array
CN115440732A (zh) 半导体结构及其形成方法
CN210272360U (zh) 半导体存储器
KR20130055981A (ko) 반도체 소자의 제조 방법
US20220352305A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
CN100388419C (zh) 形成沟槽电容于衬底的方法及沟槽电容

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant