JPH04233272A - ダブルトレンチ半導体メモリ及びその製造方法 - Google Patents
ダブルトレンチ半導体メモリ及びその製造方法Info
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- JPH04233272A JPH04233272A JP3135414A JP13541491A JPH04233272A JP H04233272 A JPH04233272 A JP H04233272A JP 3135414 A JP3135414 A JP 3135414A JP 13541491 A JP13541491 A JP 13541491A JP H04233272 A JPH04233272 A JP H04233272A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アクセストランジスタ
及び記憶キャパシタを含む個々のメモリセルを有するダ
イナミック・ランダムアクセスメモリ（ＤＲＡＭ）構造
体に関する。更に詳細には、本発明は、浅型トレンチア
クセストランジスタ及び深型トレンチ記憶キャパシタを
含む三次元ダブルトレンチ・メモリセルに関する。
及び記憶キャパシタを含む個々のメモリセルを有するダ
イナミック・ランダムアクセスメモリ（ＤＲＡＭ）構造
体に関する。更に詳細には、本発明は、浅型トレンチア
クセストランジスタ及び深型トレンチ記憶キャパシタを
含む三次元ダブルトレンチ・メモリセルに関する。
【０００２】
【従来の技術】米国特許第４、７８６、９５４号では、
複数のメモリセルが形成された、１つの導電型の半導体
基板を有する半導体メモリデバイスが記載されている。 複数のメモリセルのそれぞれは、少なくとも１つのキャ
パシタを含むと共に、半導体基板の一方の主表面から少
なくとも１つのメモリセルを包囲するように形成された
トレンチを有する。素子絶縁性を有する第１絶縁膜がト
レンチ底部及び側壁表面の殆どに形成される。キャパシ
タの一方の電極として働く第１導電膜が、第１絶縁膜の
側壁上及び第１絶縁膜で被覆されていない半導体基板の
露出部分に形成される。第２絶縁膜が第１導電膜上に形
成され、キャパシタの他の電極として働く第２導電膜が
、第２絶縁膜上に形成される。
複数のメモリセルが形成された、１つの導電型の半導体
基板を有する半導体メモリデバイスが記載されている。 複数のメモリセルのそれぞれは、少なくとも１つのキャ
パシタを含むと共に、半導体基板の一方の主表面から少
なくとも１つのメモリセルを包囲するように形成された
トレンチを有する。素子絶縁性を有する第１絶縁膜がト
レンチ底部及び側壁表面の殆どに形成される。キャパシ
タの一方の電極として働く第１導電膜が、第１絶縁膜の
側壁上及び第１絶縁膜で被覆されていない半導体基板の
露出部分に形成される。第２絶縁膜が第１導電膜上に形
成され、キャパシタの他の電極として働く第２導電膜が
、第２絶縁膜上に形成される。
【０００３】米国特許第４、７９１、４６３号は、本発
明の重要な適用であるｄＲＡＭセルの製造を開示してい
る。記載されているセルは、１つのトランジスタ／１つ
のキャパシタｄＲＡＭセル構造及び配列を提供する。こ
こでセルトランジスタは、セルキャパシタを含む基板ト
レンチの側壁上に形成される。ワード線及びビット線は
このトレンチ上で交差する。キャパシタ頂部へのトラン
ジスタのこの積み重ねは、基板上で最小面積を有するセ
ルをもたらすと共に、セルのパッキング密度に関する問
題を解決する。一方のキャパシタプレート、トランジス
タチャネル領域及びソース領域がトレンチのバルク側壁
に形成される。トランジスタゲート及びキャパシタの他
方のプレートはいずれもトレンチ内のポリシリコンに形
成されるが、酸化物層によってトレンチ内部で相互に隔
離されている。ソース領域をポリシリコンキャパシタプ
レートと電気的に接続することによって、信号電荷はポ
リシリコンキャパシタプレート上に記憶される。
明の重要な適用であるｄＲＡＭセルの製造を開示してい
る。記載されているセルは、１つのトランジスタ／１つ
のキャパシタｄＲＡＭセル構造及び配列を提供する。こ
こでセルトランジスタは、セルキャパシタを含む基板ト
レンチの側壁上に形成される。ワード線及びビット線は
このトレンチ上で交差する。キャパシタ頂部へのトラン
ジスタのこの積み重ねは、基板上で最小面積を有するセ
ルをもたらすと共に、セルのパッキング密度に関する問
題を解決する。一方のキャパシタプレート、トランジス
タチャネル領域及びソース領域がトレンチのバルク側壁
に形成される。トランジスタゲート及びキャパシタの他
方のプレートはいずれもトレンチ内のポリシリコンに形
成されるが、酸化物層によってトレンチ内部で相互に隔
離されている。ソース領域をポリシリコンキャパシタプ
レートと電気的に接続することによって、信号電荷はポ
リシリコンキャパシタプレート上に記憶される。
【０００４】米国特許第４、７９７、３７３号では、Ｄ
ＲＡＭセル及びセル配列が製造方法と共に開示されてい
る。このセルは１つの電界効果トランジスタ及び１つの
記憶キャパシタを含み、トランジスタ及びキャパシタは
いずれも基板のトレンチに形成されている。トランジス
タのソース、チャネル及びドレイン、並びに一方のキャ
パシタプレートは、トレンチのバルク基板側壁に実質的
に垂直に形成される。ゲート及び他方のキャパシタプレ
ートは、トレンチ内に挿入された材料の２つの領域に形
成され、絶縁層によってバルクから絶縁されている。バ
ルク基板ソースとキャパシタ材料とを絶縁層を介して電
気的に接続することによって、信号電荷はトレンチ内へ
挿入されたキャパシタ材料上に記憶される。基板表面の
ワード線は、ゲートを形成する挿入領域の上方部へ接続
する。基板表面のビット線はドレインを形成する。トレ
ンチ及びセルは、ビット線とワード線との交差点に形成
される。ビット線及びワード線は互いに対して垂直に交
わる平行線のセットを形成する。
ＲＡＭセル及びセル配列が製造方法と共に開示されてい
る。このセルは１つの電界効果トランジスタ及び１つの
記憶キャパシタを含み、トランジスタ及びキャパシタは
いずれも基板のトレンチに形成されている。トランジス
タのソース、チャネル及びドレイン、並びに一方のキャ
パシタプレートは、トレンチのバルク基板側壁に実質的
に垂直に形成される。ゲート及び他方のキャパシタプレ
ートは、トレンチ内に挿入された材料の２つの領域に形
成され、絶縁層によってバルクから絶縁されている。バ
ルク基板ソースとキャパシタ材料とを絶縁層を介して電
気的に接続することによって、信号電荷はトレンチ内へ
挿入されたキャパシタ材料上に記憶される。基板表面の
ワード線は、ゲートを形成する挿入領域の上方部へ接続
する。基板表面のビット線はドレインを形成する。トレ
ンチ及びセルは、ビット線とワード線との交差点に形成
される。ビット線及びワード線は互いに対して垂直に交
わる平行線のセットを形成する。
【０００５】米国特許第４、８０１、９８８号は、トレ
ンチ内に形成された自己整合絶縁構造を有する半導体ト
レンチキャパシタ構造体を開示している。トレンチ絶縁
構造は、トレンチ側壁の上方部分に沿って形成された厚
い絶縁層から成る。トレンチ絶縁構造は、より大きいキ
ャパシタ構造体を容易にすると共に、キャパシタと隣接
キャパシタ及び他のデバイスとの接触を可能にする。
ンチ内に形成された自己整合絶縁構造を有する半導体ト
レンチキャパシタ構造体を開示している。トレンチ絶縁
構造は、トレンチ側壁の上方部分に沿って形成された厚
い絶縁層から成る。トレンチ絶縁構造は、より大きいキ
ャパシタ構造体を容易にすると共に、キャパシタと隣接
キャパシタ及び他のデバイスとの接触を可能にする。
【０００６】日本国特許公告番号６３−１７５５３号は
、半導体基板の円柱領域の側部表面上にメモリセル用キ
ャパシタだけでなくメモリトランジスタも形成すること
によって、優れた構造を有するメモリセルについて記載
している。
、半導体基板の円柱領域の側部表面上にメモリセル用キ
ャパシタだけでなくメモリトランジスタも形成すること
によって、優れた構造を有するメモリセルについて記載
している。
【０００７】日本国特許公告番号６１−２２６６５号は
、スイッチ素子及びキャパシタンス素子の占有する面積
を減少させるための技術を開示している。これは、半導
体ベースプレートの主表面部分に、主表面から内部の方
向に小さい孔を形成し、スイッチ素子及びキャパシタン
ス素子をこの小さい孔内に埋め込むことによるものであ
る。
、スイッチ素子及びキャパシタンス素子の占有する面積
を減少させるための技術を開示している。これは、半導
体ベースプレートの主表面部分に、主表面から内部の方
向に小さい孔を形成し、スイッチ素子及びキャパシタン
ス素子をこの小さい孔内に埋め込むことによるものであ
る。
【０００８】日本国特許公告番号６３−１１０７７０号
は、深型トレンチ内に形成された浅型トレンチ内に単位
メモリセルを含む構造体を開示している。
は、深型トレンチ内に形成された浅型トレンチ内に単位
メモリセルを含む構造体を開示している。
【０００９】欧州特許出願番号第８６３０１７５８．８
号は、基板の溝に埋め込まれたＭＯＳキャパシタを示す
。
号は、基板の溝に埋め込まれたＭＯＳキャパシタを示す
。
【００１０】米国特許第４、６４９、６２５号では、ア
クセストランジスタ及び記憶キャパシタを含む個々のセ
ルが単結晶半導体チップ上に形成されているダイナミッ
ク・ランダムアクセスメモリ（ＤＲＡＭ）デバイスが教
示されている。更に詳細には、トレンチキャパシタ頂部
に積み重ねられた単結晶アクセストランジスタを有する
三次元ダイナミック・ランダムアクセスメモリ（ＤＲＡ
Ｍ）デバイス構造、及びその製造方法が記載されている
。結晶化種は、セルを取り囲む単結晶半導体領域によっ
て、及び／又は、トレンチの垂直側壁から供与される。 アクセストランジスタは絶縁体によって絶縁されている
。
クセストランジスタ及び記憶キャパシタを含む個々のセ
ルが単結晶半導体チップ上に形成されているダイナミッ
ク・ランダムアクセスメモリ（ＤＲＡＭ）デバイスが教
示されている。更に詳細には、トレンチキャパシタ頂部
に積み重ねられた単結晶アクセストランジスタを有する
三次元ダイナミック・ランダムアクセスメモリ（ＤＲＡ
Ｍ）デバイス構造、及びその製造方法が記載されている
。結晶化種は、セルを取り囲む単結晶半導体領域によっ
て、及び／又は、トレンチの垂直側壁から供与される。 アクセストランジスタは絶縁体によって絶縁されている
。
【００１１】米国特許第４、６７２、４１０号では、行
列型に配列されたビット線とワード線との交差点にそれ
ぞれ位置するメモリセルを有する半導体デバイスが記載
されている。各メモリセルは、単一の絶縁ゲートトラン
ジスタ及び単一のキャパシタによって構成される。１つ
のメモリセルは、行列型に配列された各トレンチによっ
て定められる素子形成領域に形成される。キャパシタは
、少なくとも半導体基板の厚み方向に形成されたトレン
チの側壁表面の一部に沿って形成された絶縁膜と、絶縁
膜に沿って形成された導電層とを有する。トランジスタ
は、キャパシタに隣接すると共にトレンチの側壁表面の
残存部分に沿って形成されたゲート絶縁膜と、ゲート絶
縁膜に沿って形成されたゲート電極と、ゲート絶縁膜に
隣接する半導体基板の主表面に形成された拡散領域とを
含む。
列型に配列されたビット線とワード線との交差点にそれ
ぞれ位置するメモリセルを有する半導体デバイスが記載
されている。各メモリセルは、単一の絶縁ゲートトラン
ジスタ及び単一のキャパシタによって構成される。１つ
のメモリセルは、行列型に配列された各トレンチによっ
て定められる素子形成領域に形成される。キャパシタは
、少なくとも半導体基板の厚み方向に形成されたトレン
チの側壁表面の一部に沿って形成された絶縁膜と、絶縁
膜に沿って形成された導電層とを有する。トランジスタ
は、キャパシタに隣接すると共にトレンチの側壁表面の
残存部分に沿って形成されたゲート絶縁膜と、ゲート絶
縁膜に沿って形成されたゲート電極と、ゲート絶縁膜に
隣接する半導体基板の主表面に形成された拡散領域とを
含む。
【００１２】米国特許第４、７１３、６７８号では、１
つの電界効果トランジスタ及び１つの記憶キャパシタを
含むＤＲＡＭセル及びセル配列がその製造方法と共に記
載されている。ここでキャパシタは基板のトレンチ内に
形成され、トランジスタチャネルは基板上にエピタキシ
ャル成長によって形成される。トランジスタソース及び
ドレインは基板から絶縁されており、トランジスタはト
レンチに隣接してもよく、またトレンチ側壁の上方部分
に配置されてもよい。信号電荷は基板から絶縁されたキ
ャパシタプレート上に記憶される。
つの電界効果トランジスタ及び１つの記憶キャパシタを
含むＤＲＡＭセル及びセル配列がその製造方法と共に記
載されている。ここでキャパシタは基板のトレンチ内に
形成され、トランジスタチャネルは基板上にエピタキシ
ャル成長によって形成される。トランジスタソース及び
ドレインは基板から絶縁されており、トランジスタはト
レンチに隣接してもよく、またトレンチ側壁の上方部分
に配置されてもよい。信号電荷は基板から絶縁されたキ
ャパシタプレート上に記憶される。
【００１３】米国特許第４、７２８、６２３号は、シリ
コン基板上及び予め定められた絶縁キャップアイランド
上へエピタキシャル層を提供するための製造プロセスを
開示している。絶縁キャップアイランドはエピタキシャ
ル層に自己整合コンタクトウィンドウを形成する。この
方法の三次元ダイナミック・ランダムアクセスメモリ（
ＤＲＡＭ）デバイス構造体への適用例が示されている。 アクセストランジスタはトレンチキャパシタ頂部に積み
重ねられた単結晶シリコンに形成されている。ソース−
トレンチ接続のためのコンタクトウィンドウが自己整合
側面エピタキシャル成長によっって形成され、次に第２
エピタキシャル成長又はＣＶＤ補充及びストラッピング
プロセスのいずれかを用いてコンタクト接続が形成され
る。
コン基板上及び予め定められた絶縁キャップアイランド
上へエピタキシャル層を提供するための製造プロセスを
開示している。絶縁キャップアイランドはエピタキシャ
ル層に自己整合コンタクトウィンドウを形成する。この
方法の三次元ダイナミック・ランダムアクセスメモリ（
ＤＲＡＭ）デバイス構造体への適用例が示されている。 アクセストランジスタはトレンチキャパシタ頂部に積み
重ねられた単結晶シリコンに形成されている。ソース−
トレンチ接続のためのコンタクトウィンドウが自己整合
側面エピタキシャル成長によっって形成され、次に第２
エピタキシャル成長又はＣＶＤ補充及びストラッピング
プロセスのいずれかを用いてコンタクト接続が形成され
る。
【００１４】米国特許第４、７５１、５５７号は、半導
体基板に形成された凹部によって包囲されたアイランド
領域の側壁に各キャパシタの一部が形成される半導体メ
モリについて記載している。アイランド領域と他の領域
は凹部によって電気的に絶縁されている。
体基板に形成された凹部によって包囲されたアイランド
領域の側壁に各キャパシタの一部が形成される半導体メ
モリについて記載している。アイランド領域と他の領域
は凹部によって電気的に絶縁されている。
【００１５】米国特許第４、７６９、７８６号では、主
表面及びそこに配置された縦軸を有するトレンチを有す
る半導体基板と、トレンチの所定側壁に配置された記憶
手段と、制御素子及び電流素子を有すると共に記憶手段
と基板の主表面との間のトレンチの所定側壁に配置され
、記憶手段へ連結されたスイッチ手段と、スイッチ手段
の制御素子と接触する所定側壁に配置されると共に、ト
レンチの縦軸と平行な縦軸を有する第１の電気伝導線と
、スイッチ手段の電流電極と接触する半導体基板の主表
面に配置されると共に、トレンチの縦軸と直交する縦軸
を有する第２の電気伝導線とを含むメモリが提供されて
いる。
表面及びそこに配置された縦軸を有するトレンチを有す
る半導体基板と、トレンチの所定側壁に配置された記憶
手段と、制御素子及び電流素子を有すると共に記憶手段
と基板の主表面との間のトレンチの所定側壁に配置され
、記憶手段へ連結されたスイッチ手段と、スイッチ手段
の制御素子と接触する所定側壁に配置されると共に、ト
レンチの縦軸と平行な縦軸を有する第１の電気伝導線と
、スイッチ手段の電流電極と接触する半導体基板の主表
面に配置されると共に、トレンチの縦軸と直交する縦軸
を有する第２の電気伝導線とを含むメモリが提供されて
いる。
【００１６】
【発明が解決しようとする課題】本発明は、浅型トレン
チアクセストランジスタ及び深型トレンチ記憶キャパシ
タを含む新規なダブルトレンチ・メモリ構造を製造する
ための方法を提供するものである。
チアクセストランジスタ及び深型トレンチ記憶キャパシ
タを含む新規なダブルトレンチ・メモリ構造を製造する
ための方法を提供するものである。
【００１７】
【課題を解決するための手段】新しい三次元ＤＲＡＭセ
ル構造は、浅型トレンチアクセストランジスタと深型ト
レンチ記憶キャパシタとから成る。本発明の製造方法で
は、１つの深型基板プレートトレンチ記憶キャパシタの
一方の面に隣接するように、垂直アクセストランジスタ
が製造される。アクセストランジスタ及びトレンチ記憶
キャパシタの構成は標準的単一トレンチセルの構成と異
なる。ダブルトレンチセルの配列によって、小型化、高
パッキング密度、より低いソフトエラー率、及び記憶キ
ャパシタのより高い雑音余裕度などの利点を得られるだ
けでなく、より優れた性能及び効率的な感知計画が可能
になる。
ル構造は、浅型トレンチアクセストランジスタと深型ト
レンチ記憶キャパシタとから成る。本発明の製造方法で
は、１つの深型基板プレートトレンチ記憶キャパシタの
一方の面に隣接するように、垂直アクセストランジスタ
が製造される。アクセストランジスタ及びトレンチ記憶
キャパシタの構成は標準的単一トレンチセルの構成と異
なる。ダブルトレンチセルの配列によって、小型化、高
パッキング密度、より低いソフトエラー率、及び記憶キ
ャパシタのより高い雑音余裕度などの利点を得られるだ
けでなく、より優れた性能及び効率的な感知計画が可能
になる。
【００１８】
【実施例】ＤＲＡＭテクノロジの発展で、セル密度が絶
えず増加すると共に、アクセストランジスタ及び記憶キ
ャパシタによって占有されるセル面積は絶えず縮小して
いる。垂直トレンチ記憶キャパシタが使用されない限り
、信号開発及びアルファ粒子誘引ソフトエラー制限に関
するセルのキャパシタンス要求は小さいセル面積と相い
れないものである。超高密度メモリ設計を達成するため
に、プレーナアクセストランジスタを垂直トランジスタ
で置き換える。本発明は、浅型トレンチアクセストラン
ジスタと深型トレンチ記憶キャパシタとから成る新しい
三次元ＤＲＡＭセル構造体及びその製造方法を提供する
。ここではこの構造体をダブルトレンチ（ＤＴ）セルと
称する。この新ＤＴセル断面図の概略が図１に示され、
その配列の（頂部）平面の略図が図２に示されている。 １つの深型基板プレートトレンチ記憶キャパシタの一方
の面に隣接するように、垂直アクセストランジスタが製
造される。アクセストランジスタ及びトレンチ記憶キャ
パシタの構成は標準的単一トレンチセルの構成と異なる
。ＤＴセルの配列によって、小型化、高パッキング密度
、より低いソフトエラー率、及び記憶キャパシタのより
高い雑音余裕度などの利点を得られるだけでなく、より
優れた性能及び感知計画が可能になる。
えず増加すると共に、アクセストランジスタ及び記憶キ
ャパシタによって占有されるセル面積は絶えず縮小して
いる。垂直トレンチ記憶キャパシタが使用されない限り
、信号開発及びアルファ粒子誘引ソフトエラー制限に関
するセルのキャパシタンス要求は小さいセル面積と相い
れないものである。超高密度メモリ設計を達成するため
に、プレーナアクセストランジスタを垂直トランジスタ
で置き換える。本発明は、浅型トレンチアクセストラン
ジスタと深型トレンチ記憶キャパシタとから成る新しい
三次元ＤＲＡＭセル構造体及びその製造方法を提供する
。ここではこの構造体をダブルトレンチ（ＤＴ）セルと
称する。この新ＤＴセル断面図の概略が図１に示され、
その配列の（頂部）平面の略図が図２に示されている。 １つの深型基板プレートトレンチ記憶キャパシタの一方
の面に隣接するように、垂直アクセストランジスタが製
造される。アクセストランジスタ及びトレンチ記憶キャ
パシタの構成は標準的単一トレンチセルの構成と異なる
。ＤＴセルの配列によって、小型化、高パッキング密度
、より低いソフトエラー率、及び記憶キャパシタのより
高い雑音余裕度などの利点を得られるだけでなく、より
優れた性能及び感知計画が可能になる。
【００１９】図１を参照すると、ｐ＋シリコン上にｐエ
ピタキシャル材料が成長した基板１０を含むＤＴセル具
体例の側面の略断面図が示されている。深型トレンチ１
１は基板１０内に配置され、記憶キャパシタ領域として
作用する。層１４はパッドシリコン酸化物及び窒化物か
ら構成された複合層であり、絶縁層として機能する。次
にｎ型ドーパントが複合層１４を介して基板１０へ注入
され、ｎウェル１２領域が形成される。
ピタキシャル材料が成長した基板１０を含むＤＴセル具
体例の側面の略断面図が示されている。深型トレンチ１
１は基板１０内に配置され、記憶キャパシタ領域として
作用する。層１４はパッドシリコン酸化物及び窒化物か
ら構成された複合層であり、絶縁層として機能する。次
にｎ型ドーパントが複合層１４を介して基板１０へ注入
され、ｎウェル１２領域が形成される。
【００２０】アクセストランジスタデバイスを提供する
ために、浅型トレンチ１５がｎウェル１２領域内に配置
される。浅型トレンチ１５内に配置されたアクセストラ
ンジスタデバイスは、ソース素子として機能するｐ＋接
合２４と、デバイスドレイン素子として機能するｐ＋接
合２６と、転送ゲート及びワード線として機能するｐ＋
ポリシリコン又はタングステン材料２０とを含む。
ために、浅型トレンチ１５がｎウェル１２領域内に配置
される。浅型トレンチ１５内に配置されたアクセストラ
ンジスタデバイスは、ソース素子として機能するｐ＋接
合２４と、デバイスドレイン素子として機能するｐ＋接
合２６と、転送ゲート及びワード線として機能するｐ＋
ポリシリコン又はタングステン材料２０とを含む。
【００２１】二酸化ケイ素層３２及び３４は領域２２と
同様に凹んだ絶縁領域として作用する。深型トレンチ記
憶キャパシタ領域１１は、記憶キャパシタ絶縁体として
働く、酸化物及び窒化物の薄層から成る複合誘電層２８
を含む。深型トレンチは、記憶キャパシタプレート素子
として作用するｐ＋ポリシリコン３０で充填される。
同様に凹んだ絶縁領域として作用する。深型トレンチ記
憶キャパシタ領域１１は、記憶キャパシタ絶縁体として
働く、酸化物及び窒化物の薄層から成る複合誘電層２８
を含む。深型トレンチは、記憶キャパシタプレート素子
として作用するｐ＋ポリシリコン３０で充填される。
【００２２】絶縁層１６がポリシリコンゲート上に配置
される。アルミニウムのような金属ビット線１８は、凹
んだ絶縁層３２を介するソース素子２４へのコンタクト
４４を有するように、構造体上へ配置される。
される。アルミニウムのような金属ビット線１８は、凹
んだ絶縁層３２を介するソース素子２４へのコンタクト
４４を有するように、構造体上へ配置される。
【００２３】図２には、図１の構造体の平面図が示され
ている。転送ゲート及びワード線２０並びにビット線コ
ンタクト４４を有するビット線１８が表示されている。 また浅型トレンチ領域１５が深型トレンチキャパシタ領
域３０と共に示されている。
ている。転送ゲート及びワード線２０並びにビット線コ
ンタクト４４を有するビット線１８が表示されている。 また浅型トレンチ領域１５が深型トレンチキャパシタ領
域３０と共に示されている。
【００２４】ＤＴセルの製造手順は以下の処理工程を含
む。
む。
【００２５】工程（１） まず、ｐ＋基板１０上にｐ
層をエピタキシャル成長させたウェハを準備する。
層をエピタキシャル成長させたウェハを準備する。
【００２６】工程（２） パッドシリコン酸化物及び
窒化物の複合層を形成する。
窒化物の複合層を形成する。
【００２７】工程（３） 適切なリソグラフィ工程の
後複合層に開口を設ける。複合層の残存部分は、図３の
記憶キャパシタ領域１１を定めるためにＲＩＥ（反応性
イオンエッチング）によって基板内へトレンチをエッチ
ングする際のマスクとして用いられる。
後複合層に開口を設ける。複合層の残存部分は、図３の
記憶キャパシタ領域１１を定めるためにＲＩＥ（反応性
イオンエッチング）によって基板内へトレンチをエッチ
ングする際のマスクとして用いられる。
【００２８】工程（４） 二酸化ケイ素膜を除去し、
酸化物／窒化物複合薄層２８をトレンチキャパシタ内に
再成長させて、記憶キャパシタ絶縁体とする。トレンチ
を化学気相蒸着（ＣＶＤ）ｐ＋ポリシリコンプラグ３０
で充填する。図３に示される構造体を提供するために、
化学的−機械的研磨技術を用いてトレンチ外部の過剰ポ
リシリコンを除去する。
酸化物／窒化物複合薄層２８をトレンチキャパシタ内に
再成長させて、記憶キャパシタ絶縁体とする。トレンチ
を化学気相蒸着（ＣＶＤ）ｐ＋ポリシリコンプラグ３０
で充填する。図３に示される構造体を提供するために、
化学的−機械的研磨技術を用いてトレンチ外部の過剰ポ
リシリコンを除去する。
【００２９】工程（５） シリコン酸化物及び窒化物
の複合層１４を形成する。ｎウェル形成領域を露出させ
るために、適切なリソグラフィ及びフォトレジスト工程
を行った後、層１４をパターン形成すると共にエッチン
グしてフォトレジスト層に開口を形成する。
の複合層１４を形成する。ｎウェル形成領域を露出させ
るために、適切なリソグラフィ及びフォトレジスト工程
を行った後、層１４をパターン形成すると共にエッチン
グしてフォトレジスト層に開口を形成する。
【００３０】工程（６） 図４に示されるｎウェル領
域１２を形成するために、複合層を介して基板にｎ型ド
ーパントを注入する。フォトレジスト層のｎ型領域外側
部分は、ｐチャネルデバイス領域内へｎ型が注入するの
を妨げる。
域１２を形成するために、複合層を介して基板にｎ型ド
ーパントを注入する。フォトレジスト層のｎ型領域外側
部分は、ｐチャネルデバイス領域内へｎ型が注入するの
を妨げる。
【００３１】工程（７） フォトレジストを除去する
と共に、短時間の熱サイクルを実行することによってｎ
型ドーパントを基板内へ押し込み、領域１２を形成する
。
と共に、短時間の熱サイクルを実行することによってｎ
型ドーパントを基板内へ押し込み、領域１２を形成する
。
【００３２】工程（８） シリコン酸化物及び窒化物
の別の複合層１４を形成した後、パターン形成し、浅型
絶縁トレンチをＲＩＥによってエッチングする。
の別の複合層１４を形成した後、パターン形成し、浅型
絶縁トレンチをＲＩＥによってエッチングする。
【００３３】工程（９） 浅型トレンチを充填するた
めに酸化物層２２を成長及び付着させる。ＲＩＥ又は化
学的−機械的研磨平面化技術を用いることによって、酸
化絶縁体２２と構造体表面との間に共平面化された表面
を得る。次にパッド酸化物及び窒化物の複合層１４が除
去される。その結果、酸化絶縁領域が形成され、図４に
示されるようにアクセスデバイスは絶縁される。
めに酸化物層２２を成長及び付着させる。ＲＩＥ又は化
学的−機械的研磨平面化技術を用いることによって、酸
化絶縁体２２と構造体表面との間に共平面化された表面
を得る。次にパッド酸化物及び窒化物の複合層１４が除
去される。その結果、酸化絶縁領域が形成され、図４に
示されるようにアクセスデバイスは絶縁される。
【００３４】ここで、ｎウェル領域１２、絶縁領域２２
及びｐチャネル垂直ＦＥＴデバイス領域は、図１に示さ
れる構造を得るために高級技術水準ＣＭＯＳ及びトレン
チテクノロジと組み合わせて製造される。これについて
は、以下の工程で記載されている。
及びｐチャネル垂直ＦＥＴデバイス領域は、図１に示さ
れる構造を得るために高級技術水準ＣＭＯＳ及びトレン
チテクノロジと組み合わせて製造される。これについて
は、以下の工程で記載されている。
【００３５】工程（１０） 基板上にシリコン酸化物
層を形成する。適切なマスク及びリソグラフィ工程の後
、シリコン酸化物層に開口を設ける。残存した層は次の
エッチングの際にマスクとして用いられる。
層を形成する。適切なマスク及びリソグラフィ工程の後
、シリコン酸化物層に開口を設ける。残存した層は次の
エッチングの際にマスクとして用いられる。
【００３６】工程（１１） 図５に示される垂直アク
セストランジスタ領域を形成するために、ＲＩＥによっ
てｎウェル領域に浅型トレンチ１５をエッチングする。
セストランジスタ領域を形成するために、ＲＩＥによっ
てｎウェル領域に浅型トレンチ１５をエッチングする。
【００３７】工程（１２） 選択的エピタキシャル薄
層４０を浅型トレンチ１５内部に沿って成長させる。
層４０を浅型トレンチ１５内部に沿って成長させる。
【００３８】工程（１３） 薄いパッド酸化物４３を
成長させる。
成長させる。
【００３９】工程（１４） 次にシリコン窒化物層を
浅型トレンチ及び基板表面上に化学蒸着させる。
浅型トレンチ及び基板表面上に化学蒸着させる。
【００４０】工程（１５） 図６に示されるように、
適切な処置で窒化物のＲＩＥを行うことによって、側壁
シリコン窒化物スペーサ４２が形成される。
適切な処置で窒化物のＲＩＥを行うことによって、側壁
シリコン窒化物スペーサ４２が形成される。
【００４１】工程（１６） 図７に示されるように、
適切なリソグラフィ工程の後、側壁シリコン窒化物スペ
ーサ４２の一方が除去される。この工程は任意である。 スペーサ４２の一方を除去することによって、ワード線
と記憶ノードとの間のオーバーラップキャパシタンスが
減少されるという利点が得られる。
適切なリソグラフィ工程の後、側壁シリコン窒化物スペ
ーサ４２の一方が除去される。この工程は任意である。 スペーサ４２の一方を除去することによって、ワード線
と記憶ノードとの間のオーバーラップキャパシタンスが
減少されるという利点が得られる。
【００４２】工程（１７） 図８に示されるように、
ｐチャネル（ＰＭＯＳ）トレンチトランジスタのｐ＋ソ
ース２４接合及びｐ＋ドレイン２６接合を形成するため
に、ｐ型ドーパントが、複合層を介して浅型トレンチ１
５表面及びｎウェル層１２へ注入される。
ｐチャネル（ＰＭＯＳ）トレンチトランジスタのｐ＋ソ
ース２４接合及びｐ＋ドレイン２６接合を形成するため
に、ｐ型ドーパントが、複合層を介して浅型トレンチ１
５表面及びｎウェル層１２へ注入される。
【００４３】工程（１８） 図９に示されるように、
浅型トレンチ１５の垂直壁及び他の領域上に酸化物３２
及び３４を成長させる。
浅型トレンチ１５の垂直壁及び他の領域上に酸化物３２
及び３４を成長させる。
【００４４】工程（１９） 窒化物スペーサ４２及び
パッド酸化物を除去し、浅型トレンチ１５の垂直壁及び
他の凹んだ絶縁領域３２及び３４に薄いゲート酸化物を
成長させる。
パッド酸化物を除去し、浅型トレンチ１５の垂直壁及び
他の凹んだ絶縁領域３２及び３４に薄いゲート酸化物を
成長させる。
【００４５】工程（２０） ｐチャネルしきい値電圧
を制御するために、傾斜イオン注入技術を用いることに
よって、浅型トレンチ１５の側壁にｎ＋ドーピングを実
行する。イオン入射注入角度はトレンチのアスペクト比
に従って調整される。この工程は必須ではない。
を制御するために、傾斜イオン注入技術を用いることに
よって、浅型トレンチ１５の側壁にｎ＋ドーピングを実
行する。イオン入射注入角度はトレンチのアスペクト比
に従って調整される。この工程は必須ではない。
【００４６】工程（２１） 図１０に示されるように
、転送ゲート及びワード線を形成するために、浅型トレ
ンチ１５をＣＶＤｐ＋ポリシリコン又は金属（例えばタ
ングステン）で充填し、化学的−機械的研磨、及びパタ
ーン形成する。境界を持つあるいは持たないビット線コ
ンタクト４４を形成するための残りの製造プロセス及び
他の工程は、標準的ＣＭＯＳテクノロジと同様であり、
当業者にとって明らかであろう。こうしてセル製造手順
は完了する。ＤＴセルの最終断面図は図１に示されてい
る。
、転送ゲート及びワード線を形成するために、浅型トレ
ンチ１５をＣＶＤｐ＋ポリシリコン又は金属（例えばタ
ングステン）で充填し、化学的−機械的研磨、及びパタ
ーン形成する。境界を持つあるいは持たないビット線コ
ンタクト４４を形成するための残りの製造プロセス及び
他の工程は、標準的ＣＭＯＳテクノロジと同様であり、
当業者にとって明らかであろう。こうしてセル製造手順
は完了する。ＤＴセルの最終断面図は図１に示されてい
る。
【００４７】トレンチを充填するポリシリコンのドーパ
ント極性を反転させ、基板にｐ型ウェルを形成し、ｐ型
ウェルに転送デバイスとしてｎチャネルＦＥＴデバイス
を形成することによって、本発明のメモリセルを普遍性
を損失させることなくｎチャネルデバイスにすることが
可能であることは理解されるべきである。
ント極性を反転させ、基板にｐ型ウェルを形成し、ｐ型
ウェルに転送デバイスとしてｎチャネルＦＥＴデバイス
を形成することによって、本発明のメモリセルを普遍性
を損失させることなくｎチャネルデバイスにすることが
可能であることは理解されるべきである。
【００４８】
【発明の効果】上記のように、本発明のダブルトレンチ
・メモリ構造は浅型トレンチアクセストランジスタ及び
深型トレンチ記憶キャパシタを含む新規な構造であり、
小型化、高パッキング密度、より低いソフトエラー率、
及び記憶キャパシタのより高い雑音余裕度などの利点を
得られるだけでなく、より優れた性能及び効率的な感知
計画が可能になる。
・メモリ構造は浅型トレンチアクセストランジスタ及び
深型トレンチ記憶キャパシタを含む新規な構造であり、
小型化、高パッキング密度、より低いソフトエラー率、
及び記憶キャパシタのより高い雑音余裕度などの利点を
得られるだけでなく、より優れた性能及び効率的な感知
計画が可能になる。
【図１】本発明の原理に従う三次元ダブルトレンチ・ダ
イナミックランダムアクセスメモリ記憶セルの概略側面
断面図である。
イナミックランダムアクセスメモリ記憶セルの概略側面
断面図である。
【図２】図１に示される三次元ダブルトレンチ・ダイナ
ミックランダムアクセスメモリ記憶セル頂部の概略平面
図である。
ミックランダムアクセスメモリ記憶セル頂部の概略平面
図である。
【図３】−
【図１０】本発明の原理に従う図１の構造体の、その製
造方法の様々な工程における、概略側面断面図である。
造方法の様々な工程における、概略側面断面図である。
１０ 基板
１１ 深型トレンチ
１２ ｎウェル
１４ 複合層
１５ 浅型トレンチ
１６ 絶縁層
１８ ビット線
２０ 転送ゲート及びワード線
２２ 絶縁領域
２４ ソース素子
２６ ドレイン素子
２８ 複合誘電層
３０ 記憶キャパシタプレート素子３２
絶縁領域 ３４ 絶縁領域 ４４ ビット線コンタクト
絶縁領域 ３４ 絶縁領域 ４４ ビット線コンタクト
Claims (16)
- 【請求項１】 シリコン下部層及びエピタキシャルシ
リコン上部層を含む半導体材料の基板と、前記半導体基
板の前記上部層及び下部層に形成された第１トレンチで
あって、記憶キャパシタ絶縁体を形成するために配置さ
れた誘電層をその上に有する底壁及び側壁部分を含む第
１トレンチと、前記第１トレンチに配置された導電材料
で構成される記憶キャパシタプレート素子と、前記第１
トレンチに隣接すると共に前記第１トレンチの一部に部
分的に配置されるように前記半導体基板の前記上部層に
形成されると共に、誘電材料層をその上に有する底壁及
び側壁を含む第２トレンチと、前記第２トレンチに配置
された導電材料で構成される垂直アクセストランジスタ
デバイス転送ゲート及びワード線素子と、前記第２トレ
ンチの前記導電材料と前記第１トレンチの前記導電材料
との間に電気的絶縁のために配置された絶縁材料層と、
前記第２トレンチの前記側壁の１つと接触するように、
前記基板の前記上部層に配置された垂直アクセストラン
ジスタデバイスソース素子と、前記第２トレンチの前記
底壁及び前記第１トレンチの前記導電材料と接触するよ
うに、前記基板の前記上部層に配置された垂直アクセス
トランジスタデバイスドレイン素子と、を含むダブルト
レンチ半導体メモリ記憶構造。 - 【請求項２】 メモリワード線素子を提供するために
、前記第２トレンチの前記導電材料が、基板上部層及び
前記第２トレンチの前記側壁よりも高く延長される請求
項１記載のダブルトレンチ半導体メモリ記憶構造。 - 【請求項３】 前記基板の前記上部層及び前記導電ワ
ード線素子材料上に配置されると共に、前記ソース素子
へアクセスするために前記ソース素子上方の開口をその
中に含むワード線絶縁材料層と、メモリビット線素子を
形成するために、前記ワード線絶縁材料層上に配置され
た導電材料層と、を更に含むと共に、前記導電ビット線
材料が前記ソース素子と接触するために前記ワード線絶
縁材料の前記開口から延出する請求項２記載のダブルト
レンチ半導体メモリ記憶構造。 - 【請求項４】 前記基板のエピタキシャルシリコンの
上部層が、第１半導体導電性を有すると共に該第１導電
性と反対型である第２導電性ドーパントで構成されたウ
ェル領域をその中に含み、前記第１及び第２トレンチが
前記上部層の前記ウェル領域に配置される請求項３記載
のダブルトレンチ半導体メモリ記憶構造。 - 【請求項５】 前記基板が、ｐ＋シリコンの下部層上
のｐ導電性エピタキシャル材料の上部層から構成される
請求項４記載のダブルトレンチ半導体メモリ記憶構造。 - 【請求項６】 前記第１及び第２トレンチに配置され
た前記導電材料が、ｐ＋導電性ポリシリコンである請求
項４記載のダブルトレンチ半導体メモリ記憶構造。 - 【請求項７】 前記ソース素子及び前記ドレイン素子
がｐ＋導電性接合材料で構成される請求項４記載のダブ
ルトレンチ半導体メモリ記憶構造。 - 【請求項８】 前記ウェル領域が、前記ｐエピタキシ
ャル層のｎ＋ドープシリコンで構成される請求項４記載
のダブルトレンチ半導体メモリ記憶構造。 - 【請求項９】 ダブルトレンチ半導体メモリ記憶構造
を製造するための方法であって、シリコン層上に配置さ
れた第１導電性エピタキシャル層を含む半導体基板内に
、底部及び側壁を有する第１トレンチを形成する第１工
程と、記憶キャパシタ絶縁体を提供するために、前記第
１トレンチの前記底部及び側壁上に誘電絶縁材料層を形
成する第２工程と、ウェル領域を形成するために、前記
エピタキシャル層の前記第１導電性と反対型の第２導電
性ドーパントを注入する第３工程と、記憶キャパシタプ
レート素子を提供するために、前記第１トレンチを導電
材料で充填する第４工程と、前記第１トレンチに隣接す
ると共に前記第１トレンチの一部に部分的に配置される
ように、底部及び側壁を有する第２トレンチを前記ウェ
ル領域に形成する第５工程と、前記第２トレンチの前記
底部及び側壁上に誘電絶縁体層を形成する第６工程と、
垂直アクセストランジスタデバイス転送ゲート及びワー
ド線を形成するために、前記第２トレンチを導電材料で
充填する第７工程と、垂直アクセストランジスタソース
素子を提供するために、前記第２トレンチに隣接する前
記ウェル領域に接合を形成する第８工程と、垂直アクセ
ストランジスタドレイン素子を提供するために、前記第
１及び第２トレンチに隣接する前記ウェル領域に接合を
形成する第９工程と、を含むダブルトレンチ半導体メモ
リ記憶構造製造方法。 - 【請求項１０】 更に、前記エピタキシャル層上に、
前記ソース素子へのアクセス開口をその中に有する電気
的絶縁材料層を形成する第１０工程と、ビット線を提供
するために、第１０工程で形成された前記絶縁材料上に
導電材料層を形成し、該導電材料が前記ソース素子と接
触するために前記アクセス開口を充填する第１１工程と
、を含む請求項９記載のダブルトレンチ半導体メモリ記
憶構造製造方法。 - 【請求項１１】 第１工程において、前記基板がｐ＋
シリコン層上にｐ導電性エピタキシャル層を含むと共に
、第３工程において、ｎ＋導電性ドーパントがウェル領
域を形成するために前記エピタキシャル層に注入される
請求項９記載のダブルトレンチ半導体メモリ記憶構造製
造方法。 - 【請求項１２】 垂直アクセストランジスタ領域を形
成するためにｎウェル領域に浅型トレンチをＲＩＥによ
ってエッチングする工程を前記第５工程が含むと共に、
前記第６工程が、前記浅型トレンチ内部に沿って選択的
エピタキシャル薄層を成長させる工程と、パッド酸化物
を成長させる工程と、浅型トレンチ及び基板表面上にシ
リコン窒化物層を化学蒸着する工程と、前記窒化物を反
応性イオンエッチングすることによってシリコン窒化物
側壁スペーサを形成する工程とを含む請求項９記載のダ
ブルトレンチ半導体メモリ記憶構造製造方法。 - 【請求項１３】 第６工程が、前記メモリ記憶構造内
のカップリングキャパシタンスを減少するために、前記
記憶キャパシタ材料ノード及び前記ドレイン接合上に同
時により厚い酸化物領域を成長させる工程を更に含む請
求項１２記載のダブルトレンチ半導体メモリ記憶構造製
造方法。 - 【請求項１４】 第８工程及び第９工程が、ｐ＋ソー
ス及びｐ＋ドレイン接合を形成するために、前記浅型ト
レンチ表面上の前記層及び前記ｎウェル層を介してｐ型
ドーパントを注入することを含む請求項９記載のダブル
トレンチ半導体メモリ記憶構造製造方法。 - 【請求項１５】 第７工程が、前記転送ゲート及びワ
ード線を形成するために、前記浅型トレンチをＣＶＤｐ
＋ポリシリコンで充填し、化学的−機械的研磨及びパタ
ーニングを行うことを含む請求項９記載のダブルトレン
チ半導体メモリ記憶構造製造方法。 - 【請求項１６】 前記垂直アクセストレンチトランジ
スタのしきい値電圧が、傾斜角イオン注入技術を用いる
ことによって選択的に調整される請求項１４記載のダブ
ルトレンチ半導体メモリ記憶構造製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/545,225 US5034787A (en) | 1990-06-28 | 1990-06-28 | Structure and fabrication method for a double trench memory cell device |
| US545225 | 1990-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233272A true JPH04233272A (ja) | 1992-08-21 |
| JP2510048B2 JP2510048B2 (ja) | 1996-06-26 |
Family
ID=24175366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135414A Expired - Lifetime JP2510048B2 (ja) | 1990-06-28 | 1991-04-17 | ダブルトレンチ半導体メモリ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5034787A (ja) |
| EP (1) | EP0463389A1 (ja) |
| JP (1) | JP2510048B2 (ja) |
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