KR950006483B1 - 종형 mos트랜지스터와 그 제조방법 - Google Patents

종형 mos트랜지스터와 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

종형 MOS트랜지스터와 그 제조방법
제1도는 본 발명에 따른 종형 MOS트랜지스터를 도시한 단면도.
제2도는 제1도의 종형 MOS트랜지스터의 등가 회로도.
제3a-i도는 제 1도에 도시한 종형 MOS트랜지스터를 제조하는 방법을 도시한 단면도.
제4도는 종래의 종형 MOS트랜지스터의 예를 도시한 단면도.
제5도는 종형 MOS트랜지스터의 전계 집중을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명.
1 : 반도체 기판 3 : 드레인 영역
5 : 채널 영역 7 : 소스 영역
9,15 : 게이트 절연막 11 : 플로팅 게이트전극
13 : 캐패시터 절연막 17 : 게이트 전극
본 발명은 MOS트랜지스터와 그 제조 방법에 관한 것이다.
종형 MOS트랜지스터는 높은 구동 능력을 구비하고, 또 기판 상의 점유 면적이 작아서 고집적도를 얻기 쉽다는 점에서, 앞으로도 기대가 큰 디바이스 중 하나이다. 제 4a-c도에 종래의 종형 MOS트랜지스터의 한 예를 도시한다. 이것은 일본국 특허 공개 공보 평1- 192174호에 기재되어 있는 것이다. 이 트랜지스터의 제조 방법은 다음과 같다. 먼저, 트렌치 표면에 산화막(101)과 질화막 (103)을 형성하여 질화막은 측면만 남기고 제거한다[제4a도]. 이어서, 전체를 열 산화해서 저부의 산화막을 두껍게 한다[제4b도]. 그리고, 폴리실리콘을 매립한 게이트 전극(105)를 형성하여 소스 전극(107) 등의 필요한 배선을 한다[제4c도]. 이런 구성은 게이트 전극의 일부에 전계가 집중하는 것을 방지하는데 유리하다. 즉, 게이트 절연막이 저부에서도 얇으면 제 5도에 도시한 등전위면에서 알 수이 있는 것처럼, 게이트 전극(109)의 코너에 전계가 집중해 버린다. 트랜지스터의 통상적인 구동을 위해서는 전계가 일부에만 집중하면 그만큼 게이트 전압을 올려야 하고, 한편 게이트 - 드레인 내압은 내려가서 고집적에 장해가 된다.
그러나 제1도에 도시한 종래 기술에서는 질화막을 트렌치 측면에만 형성해야 한다. 인용예의 경우, 이것은 RIE에 의해 수평면에 형성된 막을 제거함으로써 측면의 막만을 남기도록 하고 있으나, 이 방법은 실제로 대단히 곤란하다. 왜냐하면, RIE의 선택성은 그렇게 높지 않아 트렌치 측면이 정확히 수직으로는 되지 않기 때문이다. 즉, 특별한 수단이 없이는 측면 질화막도 에칭되어 버리는 것이 불가피하다. 또, 트렌치 저부의 LOCOS에는 결정 결함의 발생을 수반하고, 또 이 방법은, V형 트렌치에는 적용할 수 없다는 문제가 있다.
상기 문제점을 해결하기 위해 본 발명에 따른 종형 MOS트랜지스터는 반도체 기판과, 상기 반도체 기판의 표면 상에 형성된 제1분순물 영역과, 상기 제1불순물 영역 아래에 형성되어 있으며, 상기 제1불순물 영역과 도전형이 반대인 제1불순물 영역과, 상기 제1 및 제2불순물 영역을 관통해서 상기 제2불순물 영역의 저부보다 적어도 더 깊게 절곡되도록 상기 반도체 기판 표면에 형성된 트렌치와, 상기 트렌치의 벽과 제1게이트 전극 사이에 제1게이트 절연막을 끼위 형성된, 상기 트렌치의 저부에 배치된 제1게이트 전극과, 상기 트렌치의 벽과 제2게이트 전극 사이에 제2게이트 절연막을 끼워 형성된, 상기 트렌치의 상기 제1게이트 전극 상부에 배치된 제2게이트 전극을 구비하고, 상기 제1게이트 절연막이 상기 제2게이트 절연막보다 두꺼운 것을 특징으로 한다.
또, 본 발명은 반도체 기판 표면 상의 제1불순물 영역과 상기 제1불순물 영역 아래에 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역을 형성하는 공정과 상기 반도체 기판 표면 상에 상기 제1 및 제2불순물 영역을 관통하여 제2불순물 영역의 저부보다 적어도 더 깊게 절곡되도록 트렌치를 형성하는 공정과, 상기 트렌치 내에 제1절연막을 형성하고 상기 제1절연막 상의 트렌치에 도전 물질을 체우며, 한 쌍의 제1절연막을 제거하여 트렌치의 저부에 제1게이트 절연막이 남도록 하고, 상기 제1게이트 절연막의 상부 단부가 상기 제2불순물 영역의 저부보다 낮은 곳에 위치하게 하는 공정과, 상기 트렌치 내의 제1게이트 전극 및 상기 트렌치의 상부 측벽 전체에 상기 제1게이트 절연막보다 얇은 제2절연막을 형성하고, 상기 제2절연막 상에 도전 물질을 채워 상기 제1게이트 절연막보다 얇은 제2게이트 절연막 및 제2게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성에 의해 게이트-드레인 내압이 큰 종형 MOS트랜지터가 높은 생산성으로 얻어진다.
제1도에 본 발명에 따른 종형 MOS트랜지터스터의 단면도를 도시한다. 이 트랜지스터는 n+형 단결정 실리콘 기판(1), 반도체 기판상에 에피택셜 성장한 n-형 불순물 반도체로 이루어지는 드레인 영역(3), 이 불순물 반도체 영역(3) 내에 설치된 p형 불순물 반도체로 이루어지는 깊이 방향의 두께가 1. 5미크론의 체널 영역(5), 그 위쪽에 형성된 n+형의 불순물 반도체로 이루어지는 깊이 방향의 두께가 0.5 미크론의 소스 영역(7), 이것들을 관통해서 형성된 트렌치(23), 트렌치(23)의 저부에 제1게이트 절연막(9)를 끼워 형성된 제1게이트 전극, 즉 플로팅 게이트 전극(11) 및 플로팅 게이트 전극(11)의 상부에 캐패시턴스용 절연막(13)을 끼워 형성되고, 상기 채널 영역(5)와 소스 영역(7)에 제2게이트 절연막(15)에 의해 절연되어 인접하는 제2게이트 전극, 즉 주 게이트 전극(17)로 이루어져 있다. 제1게이트 절연막(9)의 두께는 0.5-1.5미크론, 예를 들면 0.8미크론이고 제2게이트 절연막(15)의 두께는 이것보다 훨신 얇은 300-1,000Å, 예를 들면 500Å으로 선택되어 있다. 일반적으로, 제1게이트 절연막은 제2게이트 절연막보다 10배 이상 두껍게 하는 것이 좋다.
소스 영역(7)에는 소스 전극(19)가, 또 게이트 전극(17)에는 게이트 제어 전극(21)이 형성되어 있고, 게이트 전극(17)에 정(正)의 제어 전압을 가함으로써 채널이 형성되어 소스 전극(19)와 기판(1)이 전기적으로 접속된다. 이 트랜지스터의 등가 회로도를 도식적으로 제2도에 도시한다.
플로팅 게이트 전극(11)은 게이트 전극(17)과 기판(1)과의 사이에 각각 캐패시터 C1및 C2를 끼워 접속하고 있다. 캐패시터 C1및 캐패시터 C2는 각각 제1게이트 절연막(9)와 제2게이트 절연막(13)을 가로질러 형성되므로, 이들 두께를 반영하여 C1＜C2로 되어 있다. 따라서 플로팅 게이트 전극(11)의 전위는 주게이트 전위(17)의 전위에 가까운 값으로 되어 이 트랜지스터의 구동에서는 역시 채널 형성에 기여한다.
다음에 제3a-i도를 참조해서 이 트랜지스터의 제조 방법을 설명한다.
먼저, 제3a도에 도시한 것처럼 n+형 단결정 실리콘 반도체 기판(1)의 표면에 n-형 실리콘 반도체층(3)을 에피택셜 성장시킨다. 이 층(5) 내에 통상적인 확산 기술을 이용해서 p+형 반도체 영역(5)와 n+형 반도체 영역(7)을 형성한다. 각각 깊이 방향의 두께는 0.5미크론, 1.5미크론이다, 이 두 영역(5 및 7)을 관통해서 반도체층(3)의 일부에 도달하는 트렌치(23)을 RIE등의 이방성 에칭을 이용해서 폭 2미크론, 깊이 3미크론까지 형성한다[제3b도]. 다음에, 제3c도에 도시한 것처럼 트렌치(23)의 내부를 포함해서 열산화로 두꺼운(약 8000Å)산화 실리콘막(25)을 형성한다. 트렌치(23)의 내부에 LPCVD법에 의해 폴리실리콘을 매립해서 에치백에 의해 영역(5)의 하단(채널 하단)보다도 약 1미크론 위의 위치까지 남기고 제거한다[제3d도]. 산화 실리콘막(25)를 영역(5)의 하단보다 아래 부분을 남기고 제거한다[제3e도]. 이것은 불화 암모니아를 이용한 습식 에칭으로 행한다. 폴리실리콘(27)이 노출되어 있는 부분을 포함해서 트랜치(23)의 내면과, 영역(3)의 표면을 열 산화해서 산화 실리콘막(29)를 형성한다[제3f도]. 트랜치(23) 내부를 포함한 전체에 폴리실리콘막(31)을 LPCVD로 5000Å형성하고, 표면을 열산화하여 산화 실리콘막(33)을 0.1미크론 형성한다[제3g도]. 그위에 다시 폴리실리콘막(35)를 1미크론 형성하여[제3h도], 트렌치내의 부분을 제외하고 에칭으로 제거한다. 이때 산화 실리콘 막(33)의 존재에 의해 폴리실리콘막(31)은 그대로 남는다. 이 산화 실리콘막(33)을 종래의 포토리소그래픽으로 패터닝해서, 이것을 마스크로 폴리실리콘막(31)을 패터닝한다[제3i도]. 이것을 종래 방법으로 게이트 제어 전극(21)가 소스 전극(19)를 형성해서 트랜지스터가 완성된다(제1도).
또, 상기 설명은 바람직한 실시예에 대해 설명한 것으로, 당업자라면 각각의 대응예에 따라 일부 변경이나 추가가 용이함은 물론이다. 예를 들면 제3a-i도에 도시한 제법은 실질적으로 그대로 V형 트렌치를 갖는 트렌지스터에도 응용가능하다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
이상과 같이 본 발명에 따른 종형 MOS트랜지스터는 내압이 높고 생산성, 신뢰성도 높으며 제조 공정의 제어도 대단히 용이하다.

Claims (5)

  1. 반도체 기판(1)과, 상기 반도체 기판의 표면 상에 형성된 제1불순물 영역(7), 상기 제1불순물 영역 영역 아래에 형성되어 있으며, 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역(5), 상기 제1 및 제2불순물 영역을 관통해서 적어도 상기 제2불순물 영역의 저부보다 더 깊게 절곡되도록 상기 반도체 기판 표면 상에 형성된 트렌치(23), 상기 트렌치의 벽과 제1게이트 전극 사이에 제1게이트 절연막(9)을 끼워 형성된, 상기 트렌치의 저부에 배치된 제1게이트 전극(11), 및 상기 트렌치의 벽과 제2게이트 전극 사이에 제2게이트 절연막(15)를 끼워 형성된, 상기 트렌치의 상기 제1게이트 전극 상부에 배치된 제2게이트 전극(17)을 구비하고, 상기 제1게이트 절연막이 상기 제2게이트 절연막보다 두껍게 형성된 것을 특징으로 하는 종형 MOS트랜지스터.
  2. 반도체 기판(1), 상기 반도체 기판의 표면 상에 형성된 제1불순물 영역(7), 상기제1불순물 영역 아래에 형성되어 있으며, 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역(5), 상기 제1 및 제2불순물 영역을 관통하여 적어도 상기 제2불순물 영역의 저부보다 더 깊게 절곡되도록 상기 반도체 기판 표면상에 형성된 트렌치(23), 상기 트렌치의 벽과 플로팅 게이트 전극 사이에 제1게이트 절연막(9)를 끼워 형성된, 상기 트렌치의 저부에 배치된 플로팅 게이트 전극(11), 및 상기 플로팅 게이트 전극과 주 게이트 전극 사이에 캐패시턴스 절연막(13)을 끼워 형성하고, 상기 주 게이트 전극과 상기 제1 및 제2불순물 영역 사이에 제2게이트 절연막(15)을 끼워 형성된, 상기 플로팅 게이트 전극 상부에 배치된 주 게이트 전극(17)을 구비하고, 상기 제1게이트 절연막은 상기 제2게이트 절연막보다 두껍게 형성된 것을 특징으로 하는 종형 MOS트랜지스터.
  3. 제2항에 있어서, 상기 플로팅 게이트 전극 및 주 게이트 전극은 폴리실리콘으로 형성되는 것을 특징으로 하는 종형 MOS트랜지스터.
  4. 반도체 기판(1) 표면 상의 제1불순물 영역(7)과 상기 제1불순물 영역 아래에 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역(5)를 형성하는 공정, 상기 반도체 기판 표면 상에 상기 제1 및 제2불순물 영역을 관통하여 적어도 제2불순물 영역의 저부보다 더 깊게 절곡되도록 트렌치(23)을 형성하는 공정, 상기 트렌치 내에 제1절연막을 형성하고, 상기 제1절연막 상의 트렌치에 도전 물질을 채우며, 제1절연막 부분을 제거하여 트렌치의 저부에 제1게이트 절연막(9)가 남도록 하고, 상기 제1게이트 절연막의 상부 단부가 상기 제2불순 영역의 저부보다 낮은 곳에 위치되게 하는 공정, 및 상기 트렌치 내의 제1게이트 전극 및 상기 트렌치의 상부 측벽 전체에 상기 제1게이트 절연막보다 얇은 제2절연막을 형성하고, 상기 제2절연막 상에 도전물질을 채워 상기 제1게이트 절연막보다 얇은 제2게이트 절연막(15) 및 제2게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 종형 MOS트랜지스터 제조방법.
  5. 소스, 드레인 및 채널을 갖고 종형 MOS트렌지스터 생성 방법에 있어서, 상기 기판 표면으로부터 순서대로 종형으로 배열되어 있는 제1도전형의 제1반도체 영역, 제2반도체 영역 및 상기 제1도전형의 제3반도체 영역을 포함하는 반도체 기판(1) 내에 상기 제1 및 제2반도체 영역을 통해 상기 제3반도체 영역으로 연장되는 트렌치(23)을 형성하는 공정, 상기 트렌치의 내측면에 절연막을 형성하는 공정, 상기 트렌치내의 상기 절연막에 도전체를 형성하는 공정, 상기 제1 및 제2반도체 영역을 관통해서 상기 제3반도체 영역 내로 연장하는 홈을 형성하는데 있어서, 상기 홈의 단부는 상기 도전체의 저부 단부 위에 놓이도록 상기 절연막을 부분 제거하는 공정, 상기 MOS트랜지스터의 게이트 전극으로서 작용하는 도전막을 게이트 절연막을 통해 상기 내부 표면 상의 상기 홈에 형성하는 공정을 포함하는데, 상기 제1 및 제3반도체 영역은 상기 MOS트랜지스터의 소스 또는 드레인을 형성하고, 상기 제2반도체 영역은 상기 게이트 전극에 인가된 신호에 따라 상기 MOS트랜지스터의 소스 및 드레인을 전기적으로 접속 또는 분리시키는 상기 MOS트랜지스터의 채널을 형성하는 것을 특징으로 하는 종형 MOS트랜지스터 제조 방법.
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