JP2002270850A - 二重ゲート電界効果トランジスタ - Google Patents

二重ゲート電界効果トランジスタ

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Abstract

(57)【要約】 （修正有） 【課題】二つの絶縁ゲート電極をソース領域、ドレイン
領域及びチャネル領域と同一主面上に有し、各領域に対
して自己整合して配置できる二重ゲート電解効果トラン
ジスタの提供。 【解決手段】絶縁物により基板から分離された半導体結
晶層を用意し、少なくともソース領域、ドレイン領域及
びこれらに隣接するチャネル領域からなる島状半導体結
晶層を周辺部と溝により分離して形成する。この溝内に
露出する島状半導体結晶層のチャネル領域部の対向する
両側面部にそれぞれゲート絶縁膜を形成し、さらに島状
半導体結晶層および両ゲート絶縁膜により互いに分離さ
れた両ゲート電極をそれぞれ該溝内に設けた構造とし、
両ゲート電極に挟まれた島状半導体結晶層の幅は、所定
の幅を有し、望ましくはチャネル領域の長さよりも小さ
な値とし、短チャネル効果の低減を一層顕著となるよう
にした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート電界効果
トランジスタに関し、特に二重ゲートを備えた電界効果
トランジスタの改良に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタにおい
て、微小なチャネル長を有するトランジスタを実現する
ためには、いわゆる短チャネル効果（チャネル長を短く
した場合のしきい値電圧の急激な低下）の防止が必須で
ある。そのための一つの素子構造として、特許第２０２
１９３１号に示されるような二重ゲート電界効果トラン
ジスタがある。上記従来の二重ゲート電界効果トランジ
スタの断面を第２０図に示す。
【０００３】第２０図において、１は基板、２は下部ゲ
ート絶縁膜であるとともに、全体は図示されてはいない
が基板上に形成された半導体結晶層を基板と分離する絶
縁層であり、３、４、および５はそれぞれ半導体結晶層
の一部に形成されたソース領域、ドレイン領域、および
チャネル領域であり、６は上部ゲート絶縁膜、７は絶縁
膜、８は上部ゲート電極、９は下部ゲート電極、３０は
ソース電極、４０はドレイン電極である。この構造は短
チャネル効果の抑制方法としては最も有効であるとされ
ている。すなわち、上下のゲート電極８および９により
チャネル領域５をシールドし、ドレイン電界がソース、
チャネル領域界面の電位分布に与える影響を抑えること
によって、短チャネル化してもソース、チャネル領域界
面の電位分布をゲート電極のみで安定して制御できるよ
うにし、しきい値電圧の急激な低下を防止する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
構造はチャネル領域を挟んで上下にそれぞれゲート電極
が設けられた構造、すなわち上下のゲート電極、チャネ
ル領域、ソース領域およびドレイン領域が同一主面上に
設けられていない構造であるため、二つのゲート電極を
チャネル領域、ソース領域およびドレイン領域に対して
自己整合させて形成することが困難であった。従って、
位置合わせ精度に対応した余裕をもって下部ゲート電極
とチャネル領域を配置せざるを得ず、そのために寄生容
量の増大或いはそれらの変動に起因する動作性能低下の
問題があった。また、集積回路素子として用いる場合
に、上部ゲート電極と下部ゲート電極が同一主面には位
置されていないので配線をさらに複雑化させると言う欠
点を有していた。
【０００５】
【課題を解決するための手段】絶縁物により基板から分
離された半導体結晶層を用意し、少なくともソース領
域、ドレイン領域及びこれらに隣接するチャネル領域か
らなる島状半導体結晶層を周辺部と溝により分離して形
成する。この溝内に露出する島状半導体結晶層のチャネ
ル領域部の対向する両側面部にそれぞれゲート絶縁膜を
形成し、さらに島状半導体結晶層および両ゲート絶縁膜
により互いに分離された両ゲート電極をそれぞれ該溝内
に設けた構造とする。両ゲート電極に挟まれた島状半導
体結晶層の幅は所定の幅を有し、望ましくはチャネル領
域の長さよりも小さな値とし、短チャネル効果の低減を
一層顕著となるようにする。
【０００６】
【第１の実施例】第１図および第２図に本願発明の第１
の実施例を示す。第１図は本願発明に係る二重ゲート電
界効果トランジスタの平面図であり、第２図は、第１図
のＸ−Ｘ’断面図である。第１図および第２図におい
て、１は基板、２は絶縁層であり、３，４，及び５は溝
（外郭が長方形に削られた窪み）６内に分離して設けら
れた島状半導体結晶層を形成するソース領域、ドレイン
領域およびチャネル領域である。チャネル領域は所定の
幅Ｔをもって設けられる。また７−１、７−２はチャネ
ル領域５の両側面部に設けられた二つのゲート絶縁膜で
あり、８および９は、溝６内に島状半導体結晶層により
分離して設けられた二つのゲート電極である。また、１
０―１は絶縁膜２により基板１より分離された半導体結
晶層の残部である。
【０００７】第３図ないし第１１図において、上記第１
実施例に係る二重ゲート電界効果トランジスタを実現す
るための製造工程例を示す。まず第３図に示すように、
シリコン基板１上に酸化膜２を介して形成されたシリコ
ン結晶層１０を用意し、さらにシリコン酸化膜１１、シ
リコン窒化膜１２を順次堆積する。
【０００８】次に第４図および第５図に示すように、シ
リコン窒化膜１２、シリコン酸化膜１１およびシリコン
結晶層１０の一部を除去し、形成される深さが絶縁層２
の表面に達する溝６により周囲から分離された島状層５
０を形成し、さらに島状層５０を構成する結晶シリコン
層５１の溝６に露出された側面部を酸化しシリコン酸化
膜７−１および７−２を形成する。このとき溝６に露出
している周囲の結晶シリコン層側面部も酸化されるが図
示していない。また、島状層の幅は各素子毎に異なる所
定の幅を持たせることもできる。
【０００９】次に第６図に示すように、全表面に多結晶
シリコン層を堆積し、機械化学的研磨法などにより平坦
化し、溝６の内部に多結晶シリコン層１４を埋め込む。
このとき、シリコン窒化膜１２及び島状層５０上に残さ
れたシリコン窒化膜１２の一部１３が平坦化のためのエ
ッチングストッパーとして作用する。
【００１０】第７図は、第６図のＸ−Ｘ’断面を示す。
次にリソグラフィー工程により溝６に埋め込まれた多結
晶シリコン層１４の一部を除去し、島状層５０で互いに
分離された多結晶シリコン層８および９を第８図のよう
に形成する。第９図は第８図のＸ−Ｘ’断面を示すが、
この場合レジストパターン２００は島状層５０を横断す
るように形成し、多結晶シリコン層８および９は同一の
リソグラフィー工程一回で形成される。また、このとき
レジストパターン以外の島状層５０の部分は、シリコン
窒化膜１３が多結晶シリコン除去の時のマスクとなり、
島状層５０はそのまま残る。さらにシリコン酸化膜７−
１および７−２もまた多結晶シリコン除去の時のマスク
となり、周囲のシリコン結晶層および島状層５０のシリ
コン結晶層５１が除去されることを防止する（第５図参
照）。
【００１１】次に多結晶シリコン層８および９をマスク
とし酸化膜７−１及び７−２の一部を除去し、さらに高
濃度のｎ型不純物を側面から拡散し、島状層５０にソー
ス領域３、及びドレイン領域４（第１図参照）を形成す
る。マスクされたシリコン結晶層５１の部分がチャネル
領域５となる。また同時に多結晶シリコン層８および９
にも高濃度ｎ型不純物が添加されるので、それぞれゲー
ト電極として用いることが出来る。かくして、同一主面
上にソース領域３，ドレイン領域４、チャネル領域５、
ゲート電極８及び９が自己整合してなる本発明の構成を
実現できる。
【００１２】以後の製造工程を容易にするために、第１
０図に示されるように、溝６の残部をシリコン酸化膜１
５で埋め込み平坦化しておいても良いことはもちろんで
ある。
【００１３】
【第２の実施例】第１１図及び第１２図は、本願発明の
第２の実施例を示し、さらに、チャネル領域の幅を薄く
し、短チャネル効果をより顕著に抑制することの出来る
構造例である。
【００１４】第１３図ないし第１９図は、上記第２の実
施例の製造工程例を示すが、第１０図に引き続き、第１
３図に示すように、多結晶シリコン層８および９を除去
し、溝１６および１７を形成する。第１４図は、第１３
図のＸ−Ｘ’断面を示す。露出したチャネル領域５の両
側面部の酸化膜７−１および７−２を除去した後、第１
５図に示すように、チャネル領域５の両側面部をエッチ
ングし所定の厚さまで薄くする。第１６図は、第１５図
のＸ−Ｘ’断面を示す。
【００１５】次に、第１７図に示すように、両側面部の
表面にゲート酸化膜７−３及び７−４を形成する。次に
シリコン窒化膜１２および１３を除去し、第１８図に示
すように、溝１６および１７を金属で埋め込み平坦化す
ることによってゲート電極１８および１９を形成する。
【００１６】第１９図は、第１８図のＸ−Ｘ’断面を示
す。かくして、同一主面上にソース領域３，ドレイン領
域４、所定の厚さまで薄くされたチャネル領域５、低抵
抗化されたゲート電極１８及び１９が自己整合してなる
第１１図および第１２図に示す本発明の第２の実施例を
実現できる。この場合、ソース領域、ドレイン領域の幅
はその部分の抵抗が十分小さくできるようにチャネル領
域と比較し大きくでき、多結晶シリコン層８及び９と島
状層５０の位置合わせ誤差による寄生抵抗の変動の影響
を小さくできる。
【００１７】
【発明の効果】本発明によればソース領域、ドレイン領
域、及び両ゲート電極が同一主面上に配置されているの
で従来のように下部ゲート電極のための配線層は不要と
なり配線の複雑さを軽減できる。素子上部に設けられた
層間絶縁層に配線のための開口を設けるとき、ソース領
域、ドレイン領域、ゲート電極への各開口の深さをほと
んど同一に出来るので従来と異なり工程の制御性の向
上、時間短縮が可能となる。また、両ゲート電極は製造
工程例に示されるように同一のリソグラフィー工程で形
成できるので互いにかつそれぞれソース領域、ドレイン
領域、チャネル領域とも自己整合して配置できる。した
がって、従来の構造では位置不整合による寄生容量の増
大、或いはソース領域、ドレイン領域の寄生抵抗の変動
による性能劣化があったが、本発明の構造によってこれ
を防止できる。
【００１８】両ゲート電極が電気的に絶縁されているの
で一方のゲート電極を入力として用い、他方のゲート電
極に適当な電位を与えることにより電界効果トランジス
タのしきい値電圧を制御可能である。また、両ゲート電
極を離間している島状半導体結晶層のチャネル領域部分
の幅を各素子毎に変えることができ、同一電位を与えた
ときのしきい値電圧の変化を各素子毎に変えることが出
来る。その原理は、チャネル領域部分の幅を厚くするこ
とによってシリコン層の容量が小さくなり、一方のゲー
ト電極に面したチャネル表面と対向する他方のゲート電
極間の容量が小さくなるためである。すなわちチャネル
領域部分の幅を厚くすればしきい値電圧の変化の程度を
小さくできる。このことによって異なるしきい値電圧を
有する素子を同時に実現できる。従来構造では半導体の
厚さを変えることで同様な効果を得ることが出来るが、
それぞれの厚さ毎にリソグラフィ工程が必要となり、工
程の複雑さを招く。これに対し、本発明の構造では島状
半導体結晶層の幅を変えれば良く、これは同一のリソグ
ラフィ工程一回で実現できるから上記欠点を解決でき
る。
【図面の簡単な説明】
【図１】本願発明の第１の実施例である二重ゲート電界
効果トランジスタの平面図
【図２】図１のＸ−Ｘ’断面図
【図３】第１の実施例であるトランジスタの製造工程説
明図（Ａ）。
【図４】第１の実施例であるトランジスタの製造工程説
明図（Ｂ）。
【図５】図４のＸ−Ｘ’断面図である製造工程説明図
（Ｃ）。
【図６】第１の実施例であるトランジスタの製造工程説
明図（Ｄ）。
【図７】図６のＸ−Ｘ’断面図である製造工程説明図
（Ｅ）。
【図８】第１の実施例であるトランジスタの製造工程説
明図（Ｆ）。
【図９】図８のＸ−Ｘ’断面図である製造工程説明図
（Ｇ）。
【図１０】第１の実施例であるトランジスタの製造工程
説明図（Ｆ）。
【図１１】本願発明の第２の実施例である二重ゲート電
界効果トランジスタの平面図。
【図１２】図１１のＹ−Ｙ断面図
【図１３】第２の実施例であるトランジスタの製造工程
説明図（Ａ）。
【図１４】図１３のＸ−Ｘ’断面図である製造工程説明
図（Ｂ）。
【図１５】第２の実施例であるトランジスタの製造工程
説明図（Ｃ）。
【図１６】図１５のＸ−Ｘ’断面図である製造工程説明
図（Ｄ）。
【図１７】第２の実施例であるトランジスタの製造工程
説明図（Ｅ）。
【図１８】第２の実施例であるトランジスタの製造工程
説明図（Ｆ）。
【図１９】図１８のＸ−Ｘ’断面図である製造工程説明
図（Ｇ）。
【図２０】従来の二重ゲート電界効果トランジスタの断
面図。
【符号の説明】
１ 基板 ２ 絶縁膜 ３ ソース領域 ４ ドレイン領域 ５ チャネル領域 ６ 溝 ７−１ ゲート絶縁膜 ７−２ ゲート絶縁膜 ７−３ ゲート絶縁膜 ７−４ ゲート絶縁膜 ８ ゲート電極 ９ ゲート電極 １０ 半導体結晶層 １０−１ 半導体結晶層１０の残部 １１ 絶縁膜 １２ シリコン窒化膜 １３ シリコン窒化膜１２の一部 １４ 多結晶シリコン層 １５ 絶縁層 １６ ゲート電極８，９を除去してなる溝 １７ ゲート電極８，９を除去してなる溝 １８ 溝１６，１７を埋め込んでなる金属電極 １９ 溝１６，１７を埋め込んでなる金属電極 ３０ ソース電極 ４０ ドレイン電極 ５０ 島状層 ５１ 島状層５０の構成部分である半導体層 ２００ レジストマスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 英一 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所電子技術総合研究 所内 Ｆターム(参考） 5F110 AA01 AA08 AA16 BB13 CC10 DD05 DD13 EE09 EE30 EE42 FF02 FF12 FF23 GG02 GG12 HJ15 QQ19 5F140 AA06 AA39 AA40 BB05 BE03 BE07 BE14 BF01 BF04 BF43 BF44 BF47 BG27 BG37 BH02 BH05 BK15 CE07 CF07

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板上に絶縁物を介して設けられた半導
    体結晶からなるソース領域、ドレイン領域及びチャネル
    領域を有する絶縁ゲート電界効果トランジスタにおい
    て、該チャネル領域と同一主面上に、チャネル領域を挟
    んで相対し、互いに電気的に絶縁された二つの絶縁ゲー
    ト電極を有することを特徴とする二重ゲート電界効果ト
    ランジスタ。
  2. 【請求項２】上記請求項１記載のトランジスタを有する
    ことを特徴とする集積回路。
  3. 【請求項３】上記請求項２記載の集積回路において、チ
    ャネル領域の幅の異なるトランジスタを混在して用いた
    ことを特徴とする集積回路。
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Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221584A (ja) * 2003-01-09 2004-08-05 Samsung Electronics Co Ltd サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法
WO2005074035A1 (ja) * 2004-01-30 2005-08-11 Nec Corporation 電界効果型トランジスタおよびその製造方法
JP2006504268A (ja) * 2002-10-22 2006-02-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｕ字型のゲート構造を有する半導体デバイス
JP2006505949A (ja) * 2002-11-08 2006-02-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体デバイスのゲートのクリティカルディメンションを改善するためのゲート材料のプレーナ化
JP2006505950A (ja) * 2002-11-08 2006-02-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 分離した複数のゲートを有するダブルゲート半導体デバイス
JP2006080529A (ja) * 2004-09-10 2006-03-23 Samsung Electronics Co Ltd Ｓｅｇ膜により拡張した接合領域を有する半導体素子及びその製造方法
JP2006516820A (ja) * 2003-01-23 2006-07-06 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 細型フィン構造のフィンｆｅｔの形成方法
JP2007500952A (ja) * 2003-06-12 2007-01-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ
JP2007510308A (ja) * 2003-10-28 2007-04-19 フリースケール セミコンダクター インコーポレイテッド 二重ゲートトランジスタ半導体製造プロセス用の限定スペーサ
JP2007511071A (ja) * 2003-11-04 2007-04-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド セルフアラインされたダマシンゲート
JP2007518271A (ja) * 2004-01-12 2007-07-05 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 細型化されたボディを有する、狭いボディのダマシン・トライゲートＦｉｎＦＥＴ
JP2007518270A (ja) * 2004-01-12 2007-07-05 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダマシンプロセスにより形成されるトライゲートＦｉｎＦＥＴ
US7382020B2 (en) 2004-03-02 2008-06-03 National Institute Of Advanced Industrial Science And Technology Semiconductor integrated circuit
US7396726B2 (en) 2004-04-09 2008-07-08 Samsung Electronics Co., Ltd. Methods of fabricating surrounded-channel transistors with directionally etched gate or insulator formation regions
WO2008081740A1 (ja) * 2006-12-28 2008-07-10 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍセル及びｓｒａｍ装置
US7423324B2 (en) 2004-04-08 2008-09-09 National Institute Of Advanced Industrial Science And Technology Double-gate MOS transistor, double-gate CMOS transistor, and method for manufacturing the same
JP2008300816A (ja) * 2007-05-29 2008-12-11 Nanya Technology Corp 自己整合式ＦｉｎＦＥＴ装置の製作方法
US7999321B2 (en) 2007-05-29 2011-08-16 National Institute Of Advanced Industrial Science And Technology Field-effect transistor and integrated circuit including the same
JP2012151496A (ja) * 2012-03-26 2012-08-09 Incorporated Educational Institution Meisei 半導体装置の製造方法
US8399879B2 (en) 2008-06-09 2013-03-19 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
US8466511B2 (en) 2004-02-24 2013-06-18 Samsung Electronics Co., Ltd. Vertical channel fin field-effect transistors having increased source/drain contact area and methods for fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011013298A1 (ja) * 2009-07-29 2011-02-03 独立行政法人産業技術総合研究所 Ｓｒａｍセル

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4745663B2 (ja) * 2002-10-22 2011-08-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダブルゲートＦｉｎ−ＦＥＴデバイスを形成する方法
JP2006504268A (ja) * 2002-10-22 2006-02-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｕ字型のゲート構造を有する半導体デバイス
JP2006505949A (ja) * 2002-11-08 2006-02-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体デバイスのゲートのクリティカルディメンションを改善するためのゲート材料のプレーナ化
JP2006505950A (ja) * 2002-11-08 2006-02-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 分離した複数のゲートを有するダブルゲート半導体デバイス
JP2004221584A (ja) * 2003-01-09 2004-08-05 Samsung Electronics Co Ltd サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法
JP2006516820A (ja) * 2003-01-23 2006-07-06 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 細型フィン構造のフィンｆｅｔの形成方法
JP2007500952A (ja) * 2003-06-12 2007-01-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ
JP2007510308A (ja) * 2003-10-28 2007-04-19 フリースケール セミコンダクター インコーポレイテッド 二重ゲートトランジスタ半導体製造プロセス用の限定スペーサ
JP2007511071A (ja) * 2003-11-04 2007-04-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド セルフアラインされたダマシンゲート
JP2007518271A (ja) * 2004-01-12 2007-07-05 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 細型化されたボディを有する、狭いボディのダマシン・トライゲートＦｉｎＦＥＴ
JP2007518270A (ja) * 2004-01-12 2007-07-05 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダマシンプロセスにより形成されるトライゲートＦｉｎＦＥＴ
WO2005074035A1 (ja) * 2004-01-30 2005-08-11 Nec Corporation 電界効果型トランジスタおよびその製造方法
JP5170958B2 (ja) * 2004-01-30 2013-03-27 ルネサスエレクトロニクス株式会社 電界効果型トランジスタおよびその製造方法
US8466511B2 (en) 2004-02-24 2013-06-18 Samsung Electronics Co., Ltd. Vertical channel fin field-effect transistors having increased source/drain contact area and methods for fabricating the same
US7382020B2 (en) 2004-03-02 2008-06-03 National Institute Of Advanced Industrial Science And Technology Semiconductor integrated circuit
US7423324B2 (en) 2004-04-08 2008-09-09 National Institute Of Advanced Industrial Science And Technology Double-gate MOS transistor, double-gate CMOS transistor, and method for manufacturing the same
US7396726B2 (en) 2004-04-09 2008-07-08 Samsung Electronics Co., Ltd. Methods of fabricating surrounded-channel transistors with directionally etched gate or insulator formation regions
JP2006080529A (ja) * 2004-09-10 2006-03-23 Samsung Electronics Co Ltd Ｓｅｇ膜により拡張した接合領域を有する半導体素子及びその製造方法
WO2008081740A1 (ja) * 2006-12-28 2008-07-10 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍセル及びｓｒａｍ装置
US8040717B2 (en) 2006-12-28 2011-10-18 National Institute Of Advanced Industrial Science And Technology SRAM cell and SRAM device
JP5004251B2 (ja) * 2006-12-28 2012-08-22 独立行政法人産業技術総合研究所 Ｓｒａｍセル及びｓｒａｍ装置
JP2008300816A (ja) * 2007-05-29 2008-12-11 Nanya Technology Corp 自己整合式ＦｉｎＦＥＴ装置の製作方法
US7999321B2 (en) 2007-05-29 2011-08-16 National Institute Of Advanced Industrial Science And Technology Field-effect transistor and integrated circuit including the same
US8399879B2 (en) 2008-06-09 2013-03-19 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
JP2012151496A (ja) * 2012-03-26 2012-08-09 Incorporated Educational Institution Meisei 半導体装置の製造方法

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