JP2007518270A - ダマシンプロセスにより形成されるトライゲートFinFET - Google Patents
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Abstract
Description
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
このダブルゲートMOSFETでは、短チャネル効果をコントロールするのに2つのゲートが使用される。
FinFETは、短チャネル耐性に優れている最近のダブルゲート構造である。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
本発明によるダマシンプロセスで形成される金属トライゲートは、ポリシリコン空乏効果(poly depletion effect)およびゲート抵抗を低下させるのに使用することができる。
この方法は、フィン上に、第1パターンで、第1材料を含んでいるダミーゲートを形成するステップと、このダミーゲートの側面に隣接する絶縁層を形成するステップをさらに含んでいる。
この方法はまた、第1パターンに対応する絶縁層中にトレンチを形成するように、第1材料を除去するステップと、トレンチ中に金属ゲートを形成するステップと、を含んでいる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
本発明の実施形態のSOIウェーハ100は、基板115上に形成される埋込酸化膜110を含み得る。埋込酸化膜110上にさらにフィン層105を形成することができる。フィン層105の厚さは、例えば約500Åから約2000Åとすることができ、埋込酸化膜110の厚さは、例えば約1000Åから約3000Åとすることができる。
フィン層105および基板115は、ゲルマニウムのような他の半導体材料を使用してもよいが、例えばシリコンを含んでいてもよい。
ソース領域210およびドレイン領域215は、例えば、フィン205上に半導体材料層をたい積することによって形成することができる。このソース領域210およびドレイン領域215は、例えば、既存のフォトリソグラフィおよびエッチングプロセスを使用して半導体材料層から形成され得る。しかしながら、ソース領域210およびドレイン領域215を形成するため、他の既存の技術が利用可能であることが、当業者であれば認識されよう。
ソース領域210およびドレイン領域215は、例えば、シリコン、ゲルマニウム、またはシリコンゲルマニウム(Si-Ge)のような半導体材料を含み得る。ある実施形態の一例においては、例えば、xは略0.7である、SixGe(1-x)を使用することができる。
図2Dに示すように、その後、フィン205、ソース210、およびドレイン215の上面に、キャップ220が形成され得る。
キャップ220は、例えば酸化シリコンのような酸化物を含んでいてよく、例えば、約150Åから約700Åの厚さにすることができる。
図3Bに示すように、キャップ210および犠牲酸化層305は、フィン205の側壁から損傷部を除去すべく、例えば従来のエッチングプロセスのような従来のプロセスを使用して除去することができる。
ダミー酸化膜405は、例えば、フィン205、ソース210およびドレイン215上に熱成長させることができる。ダミー酸化膜405は、例えばシリコン酸化物のような酸化物を含んでいてよく、例えば約50Åから約150Åの厚みとすることができる。
さらに図4Bに示すように、フィン205、ソース210およびドレイン215上にポリシリコン層410を形成することができる。このポリシリコン層410の厚みは、例えば約700Åから約2000Åの厚みとすることができる。
ポリシリコン層410は、続いて行われるゲートリソグラフィを改善するために平坦な表面にするように、例えば化学的機械的研磨(CMP)を使用して研磨される。
図5Aおよび図5Bに示すように、従来のパターニングおよびエッチングプロセスのような従来のプロセスを使用して、ダミーゲート505は、ポリシリコン層410に定義される。
図6に示すように、絶縁層605はその後、ダミーゲート505の上面を露出させるべく、例えば化学的機械的研磨(CMP)を使用して研磨される。
その後、図8に示すように、ゲート絶縁膜710をゲートトレンチ705中に形成することができる。ゲート絶縁膜710は、従来のたい積プロセスを使用して、熱成長またはたい積することができる。
ゲート絶縁膜710は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO (x)、ZnS、MgF2、または他の高誘電率(high-k)の誘電材料を含み得る。
金属ゲート905は、例えば従来の金属たい積プロセスを使用して、ゲートトレンチ705中に形成され、絶縁層605の上面まで研磨される。
金属ゲート905は、例えばTaNまたはTiNのような金属材料を含んでいてよいが、他の金属材料を使用することもできる。
図9Cに示すように、生成された金属ゲート905はフィン205の3つの側面全てに配置され、したがって、トライゲートFinFETが製造される。
本発明の実施形態によるトライゲートFinFETは、ダブルゲートやシングルゲート・デバイスよりも、短チャネルをより制御することができる。トライゲートFinFETはまた、同じ領域における駆動電流が、ダブルゲートFinFETよりも高い。トライゲートFinFETの金属ゲート905はまた、ポリシリコン空乏効果およびゲート抵抗を低下させる。
図10ないし図13は、本発明の他の実施形態による、プレーナ化の後にFinFETゲートが接続されるFinFETを形成する、例示的な、自動的に停止するポリシリコンのプレーナ化プロセスを示している。
図10に示すように、例示的なプロセスは、フィン1005上に酸化物または窒化物の薄膜をたい積することから開始することができる。
フィン1005は、図1および図2について上述した、例示的なプロセスに従って形成される。
薄膜は、酸化物または窒化物材料を含んでいてよく、例えば約150Åから約700Åにわたる厚さとすることができる。
酸化物または窒化物の薄膜のたい積に続いて、フィン1005上にキャップ層1010を形成すべく、従来のプロセスを使用してこの薄膜をパターン化し、エッチングすることができる。
その後、例えば従来のたい積プロセスを使用して、ポリシリコン層1015をキャップ1010およびフィン1005上に形成することができる。
図11に示すように、例えば酸化物に対してポリシリコンに高度な選択性を有するCMPプロセスを使用して、ポリシリコン層1015をキャップ1010の上面までプレーナバックすることができる。キャップ1010は、研磨停止として機能し得る。ポリシリコン層1015は、ゲート材料として機能し得る。
その後、図13に示すように、従来のたい積プロセスを使用して、均一に薄いポリシリコン層1305をフィン1005上に形成することができる。上述した例示的なプロセスを使用して、フィン1005上のポリシリコン1305の厚さを慎重に制御することができる。ポリシリコン1305は、フィン1005の各端部上に一するゲートを接続することができる。
Claims (10)
- フィン(205)を形成するステップと、
前記フィン(205)の第1端部に隣接するソース領域(210)および前記フィン(205)の第2端部に隣接するドレイン領域(215)を形成するステップと、
前記フィン(205)上に、第1パターンで、第1材料を含んでいるダミーゲート(505)を形成するステップと、
前記ダミーゲート(505)の側面に隣接する絶縁層(605)を形成するステップと、
前記第1パターンに対応する前記絶縁層(605)中にトレンチ(705)を形成するように、前記第1材料を除去するステップと、
前記トレンチ(705)中に金属ゲート(905)を形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。 - 前記金属ゲート(905)は、前記フィン(205)の少なくとも3つの表面と接続し、前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項1記載の方法。
- 前記絶縁層(605)は、テトラエチルオルトシリケートを含んでおり、前記第1結晶材料は、ポリシリコンを含んでいる、請求項1記載の方法。
- 前記金属ゲート(505)を形成する前に、前記トレンチ(705)中に、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A1203、HFSiO(x)、ZnS、およびMgF2のうちの少なくとも1つを含むゲート絶縁膜(710)を形成するステップをさらに含む、請求項1記載の方法。
- 前記フィン(205)上に前記第1材料の層をたい積するステップと、前記第1パターンで前記ダミーゲート(505)を形成するように、前記第1材料の層をエッチングするステップと、を含む、前記ダミーゲート(505)を形成する前に、前記フィン(205)上にダミー酸化膜(405)を形成するステップをさらに含んでおり、
前記金属ゲート(905)を形成するステップは、前記トレンチ(705)を充てんするように、金属材料をたい積するステップを含む、請求項1記載の方法。 - 複数の表面を含んでおり、その各端部に隣接して形成されるソース領域(210)およびドレイン領域(215)を有するフィン(205)と、
前記複数の表面の3つの表面上に形成される金属ゲート(005)と、を含む、
トライゲートフィン電界効果トランジスタ。 - 前記金属ゲート(505)と前記フィン(205)との間に形成される、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A1203、HFSiO(x)、ZnS、およびMgF2のうちの少なくとも1つを含むゲート絶縁膜(710)と、
前記金属ゲート(905)に隣接して形成され、前記フィン(205)、前記ソース領域(210)および前記ドレイン領域(215)上に形成される、絶縁層(605)と、をさらに含む、請求項6記載のフィン電界効果トランジスタ。 - 前記フィン(205)は、約100Åから約500Åの間の幅を有する、請求項6記載のフィン電界効果トランジスタ。
- フィン(205)を形成するステップと、
前記フィン(205)の第1端部に隣接するソース領域(210)および前記フィン(205)の第2端部に隣接するドレイン領域(215)を形成するステップと、
前記フィン(205)上にダミー酸化膜(405)を形成するステップと、
前記フィン(205)および前記ダミー酸化膜(405)上に第1材料の層をたい積するステップと、
第1パターンでダミーゲート(505)を形成するように、前記第1材料の層をエッチングするステップと、
前記ダミーゲート(505)、前記ソース領域(210)および前記ドレイン領域(215)上に絶縁層(605)をたい積するステップと、
前記ダミーゲート(505)の上面が露出するように、前記絶縁層(605)をプレーナ化するステップと、
前記第1パターンに対応する前記絶縁層(605)中にトレンチ(705)を形成するように、前記第1材料を除去するステップと、
前記トレンチ(705)中に、ゲート絶縁膜(710)を形成するステップと、
前記トレンチ(705)中に金属ゲート(905)を形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。 - 前記金属ゲート(905)は、前記フィン(205)の少なくとも3つの表面と接続しており、前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含んでおり、前記絶縁層(605)は、テトラエチルオルトシリケートを含んでおり、前記第1材料は、ポリシリコンを含む、請求項9記載の方法。
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