JP2007518270A5 - - Google Patents
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- 239000000463 material Substances 0.000 claims 9
- 230000005669 field effect Effects 0.000 claims 6
- 239000002184 metal Substances 0.000 claims 6
- 238000000151 deposition Methods 0.000 claims 5
- 238000005530 etching Methods 0.000 claims 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 2
- 230000000875 corresponding Effects 0.000 claims 2
- 239000007769 metal material Substances 0.000 claims 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 229920005591 polysilicon Polymers 0.000 claims 2
- 229910004541 SiN Inorganic materials 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 claims 1
- 229910020160 SiON Inorganic materials 0.000 claims 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims 1
- 229910052950 sphalerite Inorganic materials 0.000 claims 1
- 229910052984 zinc sulfide Inorganic materials 0.000 claims 1
Claims (16)
- フィンを形成するステップと、
前記フィンの第1端部に隣接するソース領域および前記フィンの第2端部に隣接するドレイン領域を形成するステップと、
前記フィン、ソース領域、およびドレイン領域の上面に、酸化物キャップを形成するステップと、
前記酸化物キャップの形成後、前記フィン、ソース領域、およびドレイン領域上に、犠牲酸化層を形成するステップと、
前記フィンの表面から損傷部を除去するように前記犠牲酸化層を除去するステップと、
前記フィン上に、第1パターンで、第1材料を含んでいるダミーゲートを形成するステップと、
前記ダミーゲートの側面に隣接する絶縁層を形成するステップと、
前記第1パターンに対応する前記絶縁層中にトレンチを形成するように、前記第1材料を除去するステップと、
前記トレンチ内に露出する前記フィンの表面にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上の前記トレンチ中に金属ゲートを形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。 - 前記金属ゲートは、前記フィンの少なくとも3つの表面と接触する、請求項1記載の方法。
- 前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項2記載の方法。
- 前記絶縁層は、テトラエチルオルトシリケートを含む、請求項1記載の方法。
- 前記ゲート絶縁膜は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO(x)ZnS、およびMgF2のうちの少なくとも1つを含む、請求項1記載の方法。
- 前記第1材料はポリシリコンを含む、請求項1記載の方法。
- 前記ダミーゲートを形成する前に、前記フィン上にダミー酸化膜を形成するステップをさらに含む、請求項1記載の方法。
- 前記ダミーゲートを形成するステップは、
前記フィン上に前記第1材料の層をたい積するステップと、
前記第1パターンで前記ダミーゲートを形成するように、前記第1材料の層をエッチングするステップと、を含む、請求項7記載の方法。 - 前記金属ゲートを形成するステップは、前記トレンチを充てんするように、金属材料をたい積するステップを含む、請求項1記載の方法。
- フィンを形成するステップと、
前記フィンの第1端部に隣接するソース領域および前記フィンの第2端部に隣接するドレイン領域を形成するステップと、
前記フィン、ソース領域、およびドレイン領域の上面に、酸化物キャップを形成するステップと、
前記酸化物キャップの形成後に、前記フィン、ソース領域、およびドレイン領域上に、犠牲酸化層を形成するステップと、
前記フィンの表面から損傷部を除去するように、前記犠牲酸化層を除去するステップと、
前記フィン上にダミー酸化膜を形成するステップと、
前記フィンおよび前記ダミー酸化膜上に第1材料の層をたい積するステップと、
第1パターンでダミーゲートを形成するように、前記第1材料の層をエッチングするステップと、
前記ダミーゲート、前記ソース領域および前記ドレイン領域上に絶縁層をたい積するステップと、
前記ダミーゲートの上面が露出するように、前記絶縁層をプレーナ化するステップと、
前記第1パターンに対応する前記絶縁層中にトレンチを形成するように、前記第1材料を除去するステップと、
前記トレンチ内に露出する前記フィンの表面上の前記トレンチ中に、ゲート絶縁膜を形成するステップと、
前記ゲート絶縁層上の前記トレンチ中に金属ゲートを形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。 - 前記金属ゲートは、前記フィンの少なくとも3つの表面と接触する、請求項10記載の方法。
- 前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項10記載の方法。
- 前記絶縁層は、テトラエチルオルトシリケートを含む、請求項10記載の方法。
- 前記第1材料は、ポリシリコンを含む、請求項10記載の方法。
- 金属ゲートを形成するステップは、
前記トレンチを充てんするように金属材料をたい積するステップを含む、請求項1記載の方法。 - 前記犠牲酸化層を形成するステップは、
前記犠牲酸化層を熱成長させるステップを含み、
前記犠牲酸化層を除去するステップは、前記フィンの側壁から損傷部を除去するように前記犠牲酸化層をエッチングするステップを含む、請求項1記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/754,559 US7041542B2 (en) | 2004-01-12 | 2004-01-12 | Damascene tri-gate FinFET |
US10/754,559 | 2004-01-12 | ||
PCT/US2004/043104 WO2005071726A1 (en) | 2004-01-12 | 2004-12-21 | Damascene tri-gate finfet |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007518270A JP2007518270A (ja) | 2007-07-05 |
JP2007518270A5 true JP2007518270A5 (ja) | 2008-02-14 |
JP5270093B2 JP5270093B2 (ja) | 2013-08-21 |
Family
ID=34739410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006549310A Active JP5270093B2 (ja) | 2004-01-12 | 2004-12-21 | ダマシンプロセスにより形成されるトライゲートFinFET |
Country Status (8)
Country | Link |
---|---|
US (1) | US7041542B2 (ja) |
JP (1) | JP5270093B2 (ja) |
KR (1) | KR101066270B1 (ja) |
CN (1) | CN100521116C (ja) |
DE (1) | DE112004002640B4 (ja) |
GB (1) | GB2425656B (ja) |
TW (1) | TWI370546B (ja) |
WO (1) | WO2005071726A1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7084018B1 (en) * | 2004-05-05 | 2006-08-01 | Advanced Micro Devices, Inc. | Sacrificial oxide for minimizing box undercut in damascene FinFET |
JP2006013303A (ja) * | 2004-06-29 | 2006-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
US7381649B2 (en) * | 2005-07-29 | 2008-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for a multiple-gate FET device and a method for its fabrication |
US7442590B2 (en) * | 2006-04-27 | 2008-10-28 | Freescale Semiconductor, Inc | Method for forming a semiconductor device having a fin and structure thereof |
WO2010032174A1 (en) * | 2008-09-16 | 2010-03-25 | Nxp B.V. | Fin field effect transistor (finfet) |
US8202780B2 (en) * | 2009-07-31 | 2012-06-19 | International Business Machines Corporation | Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions |
US8334184B2 (en) * | 2009-12-23 | 2012-12-18 | Intel Corporation | Polish to remove topography in sacrificial gate layer prior to gate patterning |
US8535998B2 (en) * | 2010-03-09 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a gate structure |
US8492214B2 (en) * | 2011-03-18 | 2013-07-23 | International Business Machines Corporation | Damascene metal gate and shield structure, methods of manufacture and design structures |
US8361854B2 (en) * | 2011-03-21 | 2013-01-29 | United Microelectronics Corp. | Fin field-effect transistor structure and manufacturing process thereof |
US8853035B2 (en) | 2011-10-05 | 2014-10-07 | International Business Machines Corporation | Tucked active region without dummy poly for performance boost and variation reduction |
CN103515430B (zh) * | 2012-06-19 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其制造方法 |
CN105612618B (zh) * | 2013-09-27 | 2019-07-23 | 英特尔公司 | 用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管 |
US10037991B2 (en) * | 2014-01-09 | 2018-07-31 | Taiwan Semiconductor Manufacturing Company Limited | Systems and methods for fabricating FinFETs with different threshold voltages |
US9252243B2 (en) | 2014-02-07 | 2016-02-02 | International Business Machines Corporation | Gate structure integration scheme for fin field effect transistors |
US9966272B1 (en) * | 2017-06-26 | 2018-05-08 | Globalfoundries Inc. | Methods for nitride planarization using dielectric |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
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US6265256B1 (en) | 1998-09-17 | 2001-07-24 | Advanced Micro Devices, Inc. | MOS transistor with minimal overlap between gate and source/drain extensions |
JP4270719B2 (ja) | 1999-06-30 | 2009-06-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
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US6483156B1 (en) | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
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US6475890B1 (en) | 2001-02-12 | 2002-11-05 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology |
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JP2003037264A (ja) | 2001-07-24 | 2003-02-07 | Toshiba Corp | 半導体装置およびその製造方法 |
DE10137217A1 (de) | 2001-07-30 | 2003-02-27 | Infineon Technologies Ag | Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors |
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US6509611B1 (en) | 2001-09-21 | 2003-01-21 | International Business Machines Corporation | Method for wrapped-gate MOSFET |
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US6800905B2 (en) | 2001-12-14 | 2004-10-05 | International Business Machines Corporation | Implanted asymmetric doped polysilicon gate FinFET |
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US20030151077A1 (en) | 2002-02-13 | 2003-08-14 | Leo Mathew | Method of forming a vertical double gate semiconductor device and structure thereof |
EP1383164A1 (en) | 2002-07-17 | 2004-01-21 | Interuniversitair Micro-Elektronica Centrum (IMEC) | FinFET device and a method for manufacturing such device |
US6855990B2 (en) | 2002-11-26 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Strained-channel multiple-gate transistor |
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US7029958B2 (en) * | 2003-11-04 | 2006-04-18 | Advanced Micro Devices, Inc. | Self aligned damascene gate |
-
2004
- 2004-01-12 US US10/754,559 patent/US7041542B2/en not_active Expired - Lifetime
- 2004-12-21 DE DE112004002640T patent/DE112004002640B4/de active Active
- 2004-12-21 JP JP2006549310A patent/JP5270093B2/ja active Active
- 2004-12-21 GB GB0615272A patent/GB2425656B/en active Active
- 2004-12-21 KR KR1020067013973A patent/KR101066270B1/ko active IP Right Grant
- 2004-12-21 CN CNB2004800403030A patent/CN100521116C/zh active Active
- 2004-12-21 WO PCT/US2004/043104 patent/WO2005071726A1/en active Application Filing
-
2005
- 2005-01-11 TW TW094100701A patent/TWI370546B/zh active
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