JP2006505949A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2006505949A5 JP2006505949A5 JP2004551525A JP2004551525A JP2006505949A5 JP 2006505949 A5 JP2006505949 A5 JP 2006505949A5 JP 2004551525 A JP2004551525 A JP 2004551525A JP 2004551525 A JP2004551525 A JP 2004551525A JP 2006505949 A5 JP2006505949 A5 JP 2006505949A5
- Authority
- JP
- Japan
- Prior art keywords
- gate
- polysilicon
- depositing
- gate structure
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Claims (21)
- 絶縁体上に、複数の側面および上面を含むフィン構造を形成するステップと、
前記フィン構造上にゲート材料をたい積するステップと、
このたい積したゲート材料をプレーナ化するステップと、
前記プレーナ化したゲート材料上に反射防止膜をたい積するステップと、
前記反射防止膜を使用して、前記プレーナ化したゲート材料からゲート構造を形成するステップと、を含む、半導体デバイスの製造方法。 - 前記フィン構造を形成するステップは、シリコン層上に絶縁層をたい積するステップと、シリコン部分および絶縁性のキャップで前記フィン構造を定義するように、前記絶縁層および前記シリコン層をエッチングするステップと、を含む、請求項1記載の方法。
- 前記シリコン部分の側面上に酸化層を成長させるステップをさらに含む、請求項2記載の方法。
- 前記ゲート材料をたい積するステップは、前記フィン構造上にポリシリコンをたい積するステップを含む、請求項1記載の方法。
- 前記プレーナ化するステップは、化学的機械的プロセスによって、前記たい積したゲート材料の上面を研磨するステップを含む、請求項1記載の方法。
- 前記プレーナ化するステップは、前記フィンに隣接する前記たい積したゲート材料をプレーナ化するステップを含む、請求項1記載の方法。
- 前記ゲート構造を形成するステップは、前記反射防止膜上にフォトレジスト層をたい積するステップと、前記ゲート構造を定義するように、前記フォトレジスト層をパターン化するステップと、を含む、請求項1記載の方法。
- 前記ゲート構造を形成するステップは、前記ゲート構造を形成するように、前記フォトレジスト層および前記ゲート材料を選択的にエッチングするステップを含む、請求項7記載の方法。
- 前記ゲート構造の最小寸法は、約50nm以下である、請求項1記載の方法。
- 前記フィン構造の端部にソースおよびドレイン領域を形成するステップをさらに含む、請求項1記載の方法。
- 前記ソースおよびドレイン領域中に不純物を注入するステップと、
前記ソースおよびドレイン領域を活性化するように、半導体デバイスをアニーリングするステップと、をさらに含む、請求項10記載の方法。 - 絶縁体上にフィン構造を形成するステップと、
前記フィン構造上にポリシリコンをたい積するステップと、
平らな上面を得るように、前記ポリシリコンを研磨するステップと、
前記ポリシリコンの前記平らな上面上に反射防止膜をたい積するステップと、
前記反射防止膜を使用して、前記ポリシリコンからゲート構造を形成するステップと、を含む、半導体デバイスの製造方法。 - 前記研磨するステップは、前記ポリシリコンを化学的機械的研磨するステップを含む、請求項12記載の方法。
- 前記ゲート構造を形成するステップは、前記ゲート構造を定義するステップと、前記定義されたゲート構造の周りから前記ポリシリコンを除去するステップと、を含む、請求項12記載の方法。
- 前記ゲート構造を定義するステップは、前記反射防止膜上にフォトレジスト層をたい積するステップと、前記ゲート構造を定義するように、前記フォトレジスト層をパターニングするステップと、を含む、請求項14記載の方法。
- 前記フィン構造の端部にソースおよびドレイン領域を形成するステップをさらに含む、請求項12記載の方法。
- 前記ゲート構造の最小寸法は、約20nmから約50nmである、請求項12記載の方法。
- 絶縁体上にフィン構造を形成するステップと、
前記フィン構造上にポリシリコンをたい積するステップと、
平らな上面を得るように、前記ポリシリコンを研磨するステップと、
前記ポリシリコンの前記平らな上面上に反射防止膜をたい積するステップと、
前記反射防止膜上にフォトレジスト層をたい積するステップと、
ゲート構造を定義するように、前記フォトレジスト層をパターン化するステップと、
前記定義されたゲート構造の周りから前記ポリシリコンをエッチングするステップと、を含む、
半導体デバイスの製造方法。 - 前記フィン構造は、シリコンチャネルと、境界となる絶縁材料とを含む、請求項18記載の方法。
- 前記定義されたゲート構造の最小寸法は、約20nmから約50nmである、請求項18記載の方法。
- 前記フィン構造は、約300Åから1500Åの範囲にある厚みを有しており、
前記ポリシリコン上の前記反射防止膜は、約100Åから約500Åの範囲にある厚みを有している、請求項1ないし20のいずれかの項記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/290,276 US6787439B2 (en) | 2002-11-08 | 2002-11-08 | Method using planarizing gate material to improve gate critical dimension in semiconductor devices |
PCT/US2003/032655 WO2004044973A1 (en) | 2002-11-08 | 2003-10-14 | Planarizing gate material to improve gate critical dimension in semiconductor devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006505949A JP2006505949A (ja) | 2006-02-16 |
JP2006505949A5 true JP2006505949A5 (ja) | 2006-11-30 |
Family
ID=32229010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004551525A Pending JP2006505949A (ja) | 2002-11-08 | 2003-10-14 | 半導体デバイスのゲートのクリティカルディメンションを改善するためのゲート材料のプレーナ化 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6787439B2 (ja) |
EP (1) | EP1559137A1 (ja) |
JP (1) | JP2006505949A (ja) |
KR (1) | KR101062029B1 (ja) |
CN (1) | CN100505182C (ja) |
AU (1) | AU2003282842A1 (ja) |
TW (1) | TWI315548B (ja) |
WO (1) | WO2004044973A1 (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
US7091068B1 (en) * | 2002-12-06 | 2006-08-15 | Advanced Micro Devices, Inc. | Planarizing sacrificial oxide to improve gate critical dimension in semiconductor devices |
US6872647B1 (en) * | 2003-05-06 | 2005-03-29 | Advanced Micro Devices, Inc. | Method for forming multiple fins in a semiconductor device |
US6756643B1 (en) * | 2003-06-12 | 2004-06-29 | Advanced Micro Devices, Inc. | Dual silicon layer for chemical mechanical polishing planarization |
US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7624192B2 (en) * | 2003-12-30 | 2009-11-24 | Microsoft Corporation | Framework for user interaction with multiple network devices |
US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
US7115947B2 (en) * | 2004-03-18 | 2006-10-03 | International Business Machines Corporation | Multiple dielectric finfet structure and method |
US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
CN100461373C (zh) * | 2004-05-20 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 化学机械抛光用于接合多晶硅插拴制造方法及其结构 |
US7579280B2 (en) * | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) * | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
JP4648096B2 (ja) * | 2005-06-03 | 2011-03-09 | 株式会社東芝 | 半導体装置の製造方法 |
US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
US7396711B2 (en) | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
US7544594B2 (en) * | 2006-06-28 | 2009-06-09 | Intel Corporation | Method of forming a transistor having gate protection and transistor formed according to the method |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
US7435671B2 (en) * | 2006-08-18 | 2008-10-14 | International Business Machines Corporation | Trilayer resist scheme for gate etching applications |
EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
JP2010258124A (ja) * | 2009-04-23 | 2010-11-11 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
CN102386065A (zh) * | 2010-09-01 | 2012-03-21 | 无锡华润上华半导体有限公司 | 改善光刻临界尺寸均匀性的方法 |
US9041125B2 (en) * | 2013-03-11 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin shape for fin field-effect transistors and method of forming |
US11018225B2 (en) * | 2016-06-28 | 2021-05-25 | International Business Machines Corporation | III-V extension by high temperature plasma doping |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5315143A (en) | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
US5932911A (en) * | 1996-12-13 | 1999-08-03 | Advanced Micro Devices, Inc. | Bar field effect transistor |
US6013570A (en) | 1998-07-17 | 2000-01-11 | Advanced Micro Devices, Inc. | LDD transistor using novel gate trim technique |
JP2000208393A (ja) * | 1999-01-12 | 2000-07-28 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
US6391782B1 (en) | 2000-06-20 | 2002-05-21 | Advanced Micro Devices, Inc. | Process for forming multiple active lines and gate-all-around MOSFET |
US6396108B1 (en) | 2000-11-13 | 2002-05-28 | Advanced Micro Devices, Inc. | Self-aligned double gate silicon-on-insulator (SOI) device |
US6475869B1 (en) | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
JP3543117B2 (ja) * | 2001-03-13 | 2004-07-14 | 独立行政法人産業技術総合研究所 | 二重ゲート電界効果トランジスタ |
US6458662B1 (en) * | 2001-04-04 | 2002-10-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed |
US20020171107A1 (en) * | 2001-05-21 | 2002-11-21 | Baohong Cheng | Method for forming a semiconductor device having elevated source and drain regions |
-
2002
- 2002-11-08 US US10/290,276 patent/US6787439B2/en not_active Expired - Lifetime
-
2003
- 2003-10-14 WO PCT/US2003/032655 patent/WO2004044973A1/en active Application Filing
- 2003-10-14 KR KR1020057008203A patent/KR101062029B1/ko active IP Right Grant
- 2003-10-14 AU AU2003282842A patent/AU2003282842A1/en not_active Abandoned
- 2003-10-14 JP JP2004551525A patent/JP2006505949A/ja active Pending
- 2003-10-14 EP EP03774839A patent/EP1559137A1/en not_active Ceased
- 2003-10-14 CN CNB2003801027603A patent/CN100505182C/zh not_active Expired - Lifetime
- 2003-11-03 TW TW092130613A patent/TWI315548B/zh not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006505949A5 (ja) | ||
TWI722218B (zh) | 半導體裝置與其形成方法 | |
US8580624B2 (en) | Nanowire FET and finFET hybrid technology | |
US8906757B2 (en) | Methods of forming patterns of a semiconductor device | |
US8536029B1 (en) | Nanowire FET and finFET | |
US7141460B2 (en) | Method of forming trenches in a substrate by etching and trimming both hard mask and a photosensitive layers | |
US7772048B2 (en) | Forming semiconductor fins using a sacrificial fin | |
JP2006013487A5 (ja) | ||
US9805982B1 (en) | Apparatus and method of adjusting work-function metal thickness to provide variable threshold voltages in finFETs | |
JP2009514220A5 (ja) | ||
JP2007511077A5 (ja) | ||
JP2009099792A5 (ja) | ||
JP2007536734A5 (ja) | ||
TWI815116B (zh) | 半導體結構的製造方法 | |
US8772148B1 (en) | Metal gate transistors and fabrication method thereof | |
JP2007518271A5 (ja) | ||
JP2007511078A5 (ja) | ||
US20060160312A1 (en) | Gate electrode for finfet device | |
CN1812062A (zh) | 形成半导体结构的方法 | |
JP2007518270A5 (ja) | ||
CN107045981B (zh) | 半导体结构的形成方法 | |
US8372719B2 (en) | Hard mask removal for semiconductor devices | |
US11145760B2 (en) | Structure having improved fin critical dimension control | |
JP2009520364A5 (ja) | ||
EP3339245B1 (en) | Method for forming horizontal nanowires and devices manufactured thereof |