CN100461373C - 化学机械抛光用于接合多晶硅插拴制造方法及其结构 - Google Patents
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- 238000005498 polishing Methods 0.000 title claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000000126 substance Substances 0.000 title description 7
- 238000000034 method Methods 0.000 claims abstract description 85
- 239000000463 material Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims description 79
- 239000010410 layer Substances 0.000 claims description 38
- 238000005516 engineering process Methods 0.000 claims description 30
- 239000007788 liquid Substances 0.000 claims description 25
- 238000012856 packing Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 239000002002 slurry Substances 0.000 claims 1
- 239000002210 silicon-based material Substances 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 230000010354 integration Effects 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 239000005380 borophosphosilicate glass Substances 0.000 description 19
- 239000003989 dielectric material Substances 0.000 description 18
- 230000004048 modification Effects 0.000 description 15
- 238000012986 modification Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000005260 corrosion Methods 0.000 description 7
- 230000007797 corrosion Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000000428 dust Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Semiconductor Memories (AREA)
Abstract
一种用于制造集成电路器件如DRAM的方法，包括：提供半导体衬底；形成位于半导体衬底之上的多个MOS晶体管，每一个MOS晶体管都具有氮化物覆盖和氮化物侧壁隔离物并被预定宽度互相隔开；形成位于多个MOS晶体管之上的层间电介质层，并去除层间电介质材料的一部分以暴露出三个MOS晶体管中的至少若干部分和相应MOS晶体管器件之间的至少三个区域；将多晶硅填充材料沉积在暴露的三个区域和三个MOS晶体管上方；对多晶硅材料进行CMP工艺，来减小多晶硅材料厚度以暴露层间电介质材料的一部分；继续进行CMP工艺以去除层间电介质材料和多晶硅膜材料，直至每个MOS晶体管上的覆盖氮化物层已暴露；以及使用位于每个MOS晶体管上方的覆盖氮化物层作为抛光停止层。
Description
技术领域
本发明涉及集成电路以及半导体器件的制造。更具体地，本发明提供了对动态随机存取存储器(“DRAM”)集成电路器件中的接合插拴(contact)结构进行化学机械抛光的方法及其结构。但是，应该认识到本发明具有更加广泛的可应用性。例如，本发明可以应用于各种其他的应用，例如专用集成电路、微处理器、微控制器、其他的存储器应用等。
背景技术
在过去的几十年中，集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被制造到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件特征的尺寸(也被称为器件“几何”)变得越来越小。某些半导体器件正在被制成小于0.10微米的特征尺寸。
不断增大的电路密度已不仅提高了电路的复杂度和性能，而且也为客户提供了更便宜的价格。建造传统的半导体制造工厂常常可能花费成百上千万，甚至十几亿美元。每一套制造设备具有以每个月几千到几万晶片原料计的生产量。每片晶片上将会有一定数量的芯片产出。通过制造越来越小的个体器件，更多的器件可以被制造半导体的给定的面积中，这样就可以增加制造设备的产量。使器件更小具有很大的挑战性，因为每一种用于制造半导体器件的工艺都存在极限。那也就是说，一种给定的工艺通常只能加工到某一特定的特征尺寸，于是不是工艺就是器件布局需要被改变了。
运行制造芯片的成本也已经极大的提高。众所周知，在二十世纪七十年代和八十年代中可运行的许多美国制造芯片的公司或厂房现在不再存在了。有些芯片制造二十世纪八十年代搬迁到了日本，并随后在九十年代搬迁到了韩国和中国台湾。随着对于更低成本的制造芯片的不断需求，中国大陆现在已经成为用于投产制造芯片的地理位置上的选择。很多公司已经宣布了在中国投产制造芯片的计划。这样的公司包括但不限于，摩托罗拉公司、台湾积体电路制造公司(也被称为TSMC)等。虽然在中国劳动力成本可能更低，但是随着对于低成本硅的不断需求，仍然存在许多依然需要被降低或甚至消除的成本。
从上面可以看出，用于处理半导体器件的改进技术是人们所需要的。
发明内容
根据本发明，提供了用于制造半导体器件的技术。更具体地，本发明提供了对动态随机存取存储器集成电路器件中的接合多晶硅插拴进行化学机械抛光的方法及其结构。在这里，对于本领域的一般技术人员，术语“接合了的(landed)”和“接合的(landing)”是指相似的结构。但是，应该认识到本发明具有更加广泛的可应用性。例如，本发明可以应用于各种其他的应用，例如专用集成电路、微处理器、微控制器、其他的存储器应用等。
在具体的实施例中，本方法提供了用于形成接合多晶硅插拴的化学机械抛光的方法。在具体的实施例中，化学机械抛光使用氧化物研磨液而不是传统的多晶硅研磨液。优选地，通过根据本发明的使用氧化物研磨液的化学机械抛光，获得适当的栅极氮化硅关键尺寸。更重要的是，除了其他的优点之外，本方法还获得了更低的成本、良好的材料选择性、减小的凹陷、更低的腐蚀以及提供了更高的产量。
优选地，本方法提供了一种方法，所述方法能够同时抛光三个不同的膜，并还获得适当的栅极氮化硅关键尺寸。我们已经发现，传统的多晶硅研磨液具有多晶硅和通常被称为“BPSG”的硼磷硅玻璃之间的选择性，这使得这样的传统工艺难以令人满意。
根据本发明，使用了根据本发明的氧化物研磨液抛光诸如多晶硅、BPSG和氮化硅的三种不同的材料。传统技术的示例不使用根据本发明的氧化物研磨液进行抛光。参见例如美国专利No.5,700,706、No.6,200,875和No.6,524,906。
在一个具体的实施例中，本方法提供了一种用于制造例如DRAM的集成电路器件的方法。本方法包括提供半导体衬底，例如硅晶圆。本方法包括形成位于所述半导体衬底之上的多个MOS晶体管器件。每一个所述MOS晶体管器件都具有氮化物覆盖和氮化物侧壁隔离物。每一个所述晶体管被例如0.1μm的预定宽度互相隔开。本方法包括形成位于所述多个MOS晶体管器件之上的层间电介质层(例如BPSG)，并去除所述层间电介质材料的一部分，以暴露出三个MOS晶体管器件中的至少某一部分和暴露出相应MOS晶体管器件之间的至少三个区域(例如衬底表面)。优选地，所述三个区域对应于MOS晶体管器件的活性区域。本方法将多晶硅填充材料沉积在所述暴露的三个区域的上方，以及所述三个MOS晶体管器件的上方。接着，本方法对所述多晶硅材料进行化学机械平坦化工艺，来减小多晶硅材料的厚度以暴露所述层间电介质材料的一部分。本方法继续进行所述化学机械平坦化工艺以去除所述层间电介质材料和所述多晶硅膜材料，直至每个所述MOS晶体管上的覆盖氮化物层已经被暴露。本方法使用位于每个所述MOS晶体管上方的覆盖氮化物层作为抛光停止层。
在可选的另一个实施例中，本方法提供了一种用于制造例如DRAM的集成电路器件的方法。本方法包括提供半导体衬底，例如硅晶圆。本方法包括形成位于所述半导体衬底之上的多个MOS晶体管器件。每一个所述MOS晶体管器件都具有氮化物覆盖和氮化物侧壁隔离物。每一个所述晶体管被预定宽度互相隔开。本方法包括形成位于所述多个MOS晶体管器件之上的层间电介质层，并去除所述层间电介质材料的一部分，以暴露出三个MOS晶体管器件中的至少若干部分和暴露出相应MOS晶体管器件之间的至少三个区域。本方法包括将多晶硅填充材料沉积在所述暴露的三个区域的上方，以及所述三个MOS晶体管器件的上方，并使用氧化物研磨液对所述多晶硅材料进行化学机械平坦化工艺，来减小多晶硅材料的厚度以暴露所述层间电介质材料的一部分。本方法继续进行所述化学机械平坦化工艺以去除所述层间电介质材料和所述多晶硅膜材料，直至每个所述MOS晶体管上的覆盖氮化物层已经被暴露。本方法使用位于每个所述MOS晶体管上方的覆盖氮化物层作为抛光停止层。
通过本发明获得了较传统技术的很多优点。例如，本技术提供一种使用依赖于传统技术的工艺的简单方法。在一些实施例中，本方法提供了每个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。本方法的另一方面提供了使用氧化物研磨液的接合多晶硅插拴的化学机械抛光工艺，以获得更低的成本、合适的栅极氮化硅关键尺寸、改善的均一性、接合多晶硅和BPSG的更低的凹陷和腐蚀。在另一个实施例中，本方法提供了一种包括了回蚀工艺的工艺，其在沉积多晶硅之后，首先进行回蚀，接着进行化学机械抛光。还有，本发明提供了直接化学机械抛光工艺，其在沉积多晶硅之后，进行接合多晶硅插拴的化学机械抛光。优选地，本发明提供一种工艺，其使用特定的氧化物研磨液的稀释物，而具有相同的或者相近的多晶硅和BPSG去除速率，以及较低的氮化硅去除速率。依据实施例，可以获得这些优点中的一个或多个。在本说明书的下文中，将详细并更具体地描述这些以及其它的优点。
参考下文详细的描述和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是根据本发明实施例的回蚀工艺的简化示图。
图2是根据本发明实施例的直接接合多晶硅插拴的化学机械抛光工艺的简化示图。
图3是在根据本发明实施例的接合多晶硅插拴的化学机械抛光之后斜角度横截面扫描电镜图(SEM)。
图4是在根据本发明实施例的接合多晶硅插拴的化学机械抛光之后活性区域的横截面SEM。
图5是在根据本发明实施例的接合多晶硅插拴的化学机械抛光之后接合多晶硅插拴图案的横截面SEM。
图6是根据本发明实施例，使用了光学终点系统的终点曲线图。
具体实施方式
根据本发明，提供了用于制造半导体器件的技术。更具体地，本发明提供了对动态随机存取存储器(“DRAM”)集成电路器件中的接合多晶插拴进行化学机械抛光的方法及其结构。但是，应该认识到本发明具有更加广泛的可应用性。例如，本发明可以应用于各种其他的应用，例如专用集成电路、微处理器、微控制器、其他的存储器应用等。
根据本发明的实施例的CMP(化学机械抛光)方法可以概括如下。
1.提供半导体衬底，例如硅晶圆；
2.形成位于半导体衬底之上的多个MOS晶体管器件(每一个都具有栅极氧化物、氮化物覆盖和氮化物隔离物以及源/漏区)；
3.形成位于多个MOS晶体管器件之上的层间电介质层(例如BPSG)；
4.去除层间电介质材料的一部分，以暴露出三个MOS晶体管器件中的至少若干部分(例如栅极结构)和暴露出相应MOS晶体管器件之间的至少三个区域(例如，源/漏区)；
5.将多晶硅填充材料沉积在用于电接触的暴露的三个区域的上方，以及三个MOS晶体管器件的上方；
6.使用氧化物研磨液，以对多晶硅材料进行化学机械平坦化工艺，来减小多晶硅材料的厚度以暴露层间电介质材料的一部分；
7.继续进行化学机械平坦化工艺以去除层间电介质材料和多晶硅膜材料，直至每个MOS晶体管上的氮化物层覆盖已经被暴露，同时使用位于每个MOS晶体管上方的氮化物层覆盖作为抛光停止层；以及
8.按需要进行其他的步骤。
上述顺序的步骤提供了根据本发明的一个实施例的用于对接合多晶硅插拴进行CMP的方法。如所示出的，本方法使用了包括使用氧化物抛光研磨液对接合多晶硅插拴进行CMP法的步骤的组合。同样还有许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，移除一个或多个步骤，或者一个或多个步骤按照不同的顺序进行。本发明进一步的详细说明在本说明书中可以找到，在下文中将作更详细的描述。
图1是根据本发明实施例的回蚀工艺的简化示图。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，本发明包括用于制造例如DRAM的集成电路器件的方法。还是如图所示，本方法图示了单元区域102和外围区域104中的晶体管。外围区域可以包括逻辑电路。单元区域包括存储器单元等。存储器单元可以是动态随机存取存储器单元等。当然，本领域的普通技术人员可以发现其他的变化、修改和替代。
本方法包括提供半导体衬底100，例如硅晶圆。本方法包括形成位于半导体衬底上方的多个MOS晶体管器件101。每个MOS晶体管器件具有氮化物覆盖103和氮化物侧壁隔离物105。每个器件还包括耦合到源/漏区域的栅极区域。晶体管中的每一个被例如0.1μm的预定宽度107相互隔开。源/漏区域与栅极区域中的每一个隔开。
优选地，本方法包括形成位于多个MOS晶体管器件上方的层间电介质层109。优选地，层间电介质是诸如BPSG、FSG等的掺杂玻璃层。本方法包括去除层间电介质材料的一部分，以暴露出三个MOS晶体管器件中的至少若干部分和暴露出相应MOS晶体管器件之间的至少三个区域。所述三个暴露的区域是用于所述MOS晶体管器件的源/漏区域。
接着，本方法将多晶硅填充材料111沉积在所述暴露的三个区域的上方和所述三个MOS晶体管器件的上方。优选地，多晶硅填充材料可以是掺杂多晶硅材料，例如原位(in-situ)掺杂多晶硅材料。依据应用，可以以非晶状态或者多晶硅状态沉积所述材料。如果以非晶状态被沉积，则其稍后被结晶成多晶硅状态。依据应用，掺杂剂可以是磷，具有从约1.4x1020cm-3到约1.4x1021cm-3的浓度范围。优选地，多晶硅填充材料形成与暴露的源/漏区域的良好的电接触，并且与这些暴露的源/漏区域直接接触。
可选地，如所示出的，本方法进行回蚀工艺131。回蚀工艺可以使用任何合适的刻蚀工艺，例如干法或湿法刻蚀或者是它们的组合。可以使用反应离子刻蚀(RIE)工艺。优选地，可以进行回蚀，而所述结构的外围部分已经使用掩蔽层进行了保护。使用去除多晶硅并保留层间电介质层的选择性刻蚀工艺进行回蚀。当然，本领域的普通技术人员可以发现其他的变化、修改和替代。
接着，本方法对多晶硅材料进行化学机械平坦化工艺133，来减小多晶硅材料的厚度以暴露层间电介质材料的一部分。本方法继续进行化学机械平坦化工艺以去除层间电介质材料和多晶硅膜材料，直至每个MOS晶体管上的氮化物层覆盖已经被暴露。优选地，多晶硅填充材料和层间电介质材料被同时去除。本方法使用位于每个MOS晶体管上方的氮化物层覆盖作为抛光停止层。
优选地，本方法使用氧化物研磨液，以同时去除所述填充材料和层间电介质层。氧化物研磨液还可以将多晶硅填充材料和层间电介质材料之间的选择性提供至氮化物层覆盖和氮化物隔离物。在一个具体实施例中，氧化物研磨液可以以水稀释。仅仅作为示例，氧化物研磨液可以是由CabotMicroelectronics Corporation of 870 Commons Drive，Aurora IL 60564制造的SS-25，但也可以是其他的。SS-25可以以10：1至2：1(水与SS-25之比)进行稀释。当然，可以有其他的变化、修改和替换。在一个具体实施例中，化学机械抛光工艺以44rpm和3psi的下压力进行。
图2是根据本发明实施例的简化的直接接合多晶硅插拴化学机械抛光工艺。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，本发明包括用于制造例如DRAM的集成电路器件的方法。还是如图所示，本方法图示了单元区域和外围中的晶体管。外围区域可以包括逻辑电路。单元区域包括存储器单元等。存储器单元可以是动态随机存取存储器单元等。当然，本领域的普通技术人员可以发现其他的变化、修改和替代。
本方法包括提供半导体衬底，例如硅晶圆。本方法包括形成位于半导体衬底上方的多个MOS晶体管器件101。每个MOS晶体管器件具有氮化物覆盖和氮化物侧壁隔离物。晶体管中的每一个被例如0.1μm的预定宽度相互隔开。
优选地，本方法包括形成位于多个MOS晶体管器件上方的层间电介质层。优选地，层间电介质是诸如BPSG、FSG等的掺杂玻璃层。本方法包括去除层间电介质材料的一部分，以暴露出三个MOS晶体管器件中的至少若干部分和暴露出相应MOS晶体管器件之间的至少三个区域。晶体管之间的至少三个区域被从层间电介质暴露出来。晶体管的至少四个区域被从层间电介质暴露出来。
接着，本方法将多晶硅填充材料111沉积在所述暴露的三个区域的上方和所述三个MOS晶体管器件的上方。优选地，多晶硅填充材料可以是掺杂多晶硅材料，例如原位掺杂多晶硅材料。依据应用，可以以非晶状态或者多晶硅状态沉积所述材料。如果以非晶状态沉积，则其稍后被结晶成多晶硅状态。依据应用，掺杂剂可以是磷，具有从约1.4x1020cm-3到约1.4x1021cm-3的浓度范围。
接着，本方法对多晶硅材料进行化学机械平坦化工艺，来减小多晶硅材料的厚度以暴露层间电介质材料的一部分。本方法继续进行化学机械平坦化工艺以去除层间电介质材料和多晶硅膜材料，直至每个MOS晶体管上的氮化物层覆盖已经被暴露。优选地，多晶硅填充材料和层间电介质材料被同时去除。本方法使用位于每个MOS晶体管上方的氮化物层覆盖作为抛光停止层。当然，可以有其他的变化、修改和替换。
在一个具体的实施例中，本方法提供了使用氧化物研磨液并停止于栅极氮化硅的同时抛光多晶硅、BPSG和氮化硅的方法。在形成了栅极并且使用CMP磨光BPSG之后，接多晶硅插拴图案被形成通过曝光和刻蚀。掺杂多晶硅被沉积在BPSG和接合插拴之上。使用回蚀工艺，刻蚀掺杂多晶硅层，直至BPSG膜被暴露。BPSG层和接合多晶硅被一起抛光并停止于栅极氮化硅。本方法包括过量抛光时间，用于接触抛光部分氮化硅层，形成最终的接合多晶硅插拴图案。优选地，少量的氮化硅膜在图案处被去除，以获得适当的栅极氮化硅关键尺寸，减小凹陷并减小多晶硅和BPSG的腐蚀。
使用直接化学机械抛光工艺，掺杂多晶硅被首先抛光，然后BPSG层和接合多晶硅被抛光，接着栅极氮化硅上的一部分接合多晶硅插拴图案、接合多晶硅和栅极之间的BPSG被去除。所述工艺然后在图案处将少量的栅极氮化硅去除，以获得适当的栅极氮化硅关键尺寸，以获得适当的栅极氮化硅关键尺寸，减小凹陷并减小多晶硅和BPSG的腐蚀。
接合多晶硅插拴常常是用于0.13μm DRAM和下一代DRAM的关键工艺，但其需要在接合多晶硅插拴CMP(poly CMP)步骤后保持良好的顶部栅极AEI关键尺寸的均一性，以及较低的凹陷和腐蚀，而这利用传统的多晶硅研磨液是很难实现的。本发明具有这样的一种方法，该方法使用氧化物研磨液来同时抛光多晶硅、BPSG和氮化硅，使多晶硅插拴起作用并获得高产量。此外，依据实施例，包括回蚀工艺也可以不包括回蚀工艺。
图3是在根据本发明实施例的接合多晶硅插拴的化学机械抛光之后斜角度横截面扫描电镜图(SEM)。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。
图4是在根据本发明实施例的接合多晶硅插拴的化学机械抛光之后图案的简化的横截面SEM。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，本图示出了凹陷和腐蚀非常小，并且示出了凹陷为约100～400A，这正是预期的。由图中还可看出，其中多晶硅填充材料在每一个所述MOS晶体管器件之间形成一个插塞结构，所述插塞结构具有0.06微米至0.15微米的宽度。
图5是在根据本发明实施例的接合多晶硅插拴的化学机械抛光之后接合多晶硅插拴图案的简化的横截面SEM。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，本图示出了凹陷和腐蚀较小，但它们大于活性区域，这是因为在接合多晶硅插拴图案处比活性区域更高的氮化硅去除量。多晶硅凹陷约为200～400A，而BSPG凹陷约为300～600A。
图6是根据本发明实施例，使用了光学终点系统的终点曲线图。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。数据示出了光学终点可以起到令人满意的效果。依据实施例，可以有关于本发明的其他细节。
在优选实施例中，本发明提供了一种用于接合多晶硅插拴化学机械抛光的方法。本方法包括：形成包括更厚的氮化硅沉积的栅极；在接合多晶硅插拴光刻和刻蚀之后形成接合多晶硅插拴图案；沉积掺杂多晶硅以形成接合多晶硅插拴；利用化学机械抛光控制栅极氮化硅关键尺寸，并保持接合多晶硅插塞和BPSG的更低的凹陷和腐蚀。优选地，本方法使用氧化物研磨液而不是多晶硅研磨液来抛光多晶硅、BPSG和氮化硅。此外，本方法使用名为Cobat Microelectronics SS-55的研磨液和其他合适的混合物作为氧化物研磨液和所有或者某些种类的氧化物研磨液的任何稀释物。优选地，栅极氮化硅比以前厚200埃至800埃。可选地，依据具体的实施例，本方法还可以包括回蚀工艺。
优选地，本方法包括在多晶硅和BPSG之间的相同或相近的去除速率，以及对氮化硅膜的更低的去除速率，所述氮化硅膜被用作抛光停止层。依据实施例，多晶硅和BPSG的去除速率约为1200A/min到5000A/min，而氮化硅去除速率约为120A/min到800A/min。当然，可以有其他的变化、修改和替换。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在所附权利要求的范围内。
Claims (4)
1.一种用于制造集成电路器件的方法，所述方法包括：
提供一个半导体衬底；
形成位于所述半导体衬底之上的复数个MOS晶体管器件，每一个所述MOS晶体管器件的栅极都具有一个氮化物覆盖和氮化物侧壁隔离物，每一个所述晶体管被一个预定的宽度互相隔开；
形成位于所述复数个MOS晶体管器件之上的一个层间电介质层；
去除所述层间电介质层的一部分，以暴露出三个MOS晶体管器件中的至少若干部分和暴露出相应MOS晶体管器件之间的至少三个区域；
将多晶硅填充材料沉积在所述暴露的三个区域的上方，以及所述三个MOS晶体管器件的上方；
使用氧化物研磨液，对所述多晶硅填充材料进行化学机械平坦化工艺，来减小多晶硅填充材料的厚度以暴露所述层间电介质层的一部分；
继续进行所述化学机械平坦化工艺，同时去除所述层间电介质层和所述多晶硅填充材料，直至每个所述MOS晶体管上的氮化物覆盖已经被暴露，其中，使用位于每个所述MOS晶体管上方的氮化物覆盖作为抛光停止层，来同时去除所述层间电介质层和所述多晶硅填充材料；以及
继续使用所述氧化物研磨液进行化学机械平坦化工艺，以抛光位于每一个所述MOS晶体管上方的所述氮化物覆盖的一部分，以图案化每一个所述MOS晶体管；
其中对所述氮化物覆盖部分的抛光是为了获得每个所述的MOS晶体管的一个预定的关键尺寸，
其特征在于，所述化学机械平坦化工艺包括具有对于所述层间电介质与多晶硅选择性为约1：1的浆料，并且在所述化学机械平坦化工艺中，对于多晶硅与氮化物覆盖的选择性至少为多晶硅：氮化物覆盖为3：1。
2.如权利要求1所述的方法，其中所述层间电介质层是硼磷硅玻璃。
3.如权利要求1所述的方法，其中所述MOS晶体管用于动态随机存取存储器单元。
4.如权利要求1所述的方法，还包括在沉积所述多晶硅填充材料之后，对所述多晶硅填充材料进行回蚀工艺，接着进行所述化学机械抛光。
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| Application Number | Priority Date | Filing Date | Title |
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| CNB200410024614XA CN100461373C (zh) | 2004-05-20 | 2004-05-20 | 化学机械抛光用于接合多晶硅插拴制造方法及其结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1700447A CN1700447A (zh) | 2005-11-23 |
| CN100461373C true CN100461373C (zh) | 2009-02-11 |
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ID=35476395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200410024614XA Expired - Fee Related CN100461373C (zh) | 2004-05-20 | 2004-05-20 | 化学机械抛光用于接合多晶硅插拴制造方法及其结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100461373C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102263030B (zh) * | 2010-05-25 | 2013-04-10 | 北大方正集团有限公司 | 一种沟槽型功率器件的制备方法 |
| CN118658835A (zh) * | 2024-08-14 | 2024-09-17 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法、半导体器件以及测试方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200875B1 (en) * | 1998-12-21 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Chemical mechanical polishing of polysilicon plug using a silicon nitride stop layer |
| US20030003718A1 (en) * | 2001-06-29 | 2003-01-02 | Hynix Semiconductor Inc. | Methods for fabricating a semiconductor device |
| CN1469454A (zh) * | 2002-07-19 | 2004-01-21 | ����ʿ�뵼������˾ | 制造半导体器件接触插塞的方法 |
| US20040092062A1 (en) * | 2002-11-08 | 2004-05-13 | Ahmed Shibly S. | Planarizing gate material to improve gate critical dimension in semiconductor devices |
-
2004
- 2004-05-20 CN CNB200410024614XA patent/CN100461373C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CN1700447A (zh) | 2005-11-23 |
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