TWI396252B - 提供電性隔離之方法及包含該方法之半導體結構 - Google Patents

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Description

提供電性隔離之方法及包含該方法之半導體結構
本發明之實施例係關於製造半導體結構。具體言之，本發明之實施例係關於製造展現改良之電性隔離之半導體結構的方法及具有該方法的半導體結構。
本申請案主張「METHODS OF PROVIDING ELECTRICAL ISOLATION AND SEMICONDUCTOR STRUCTURES INCLUDING SAME」的2008年6月2日申請之美國專利申請案序號第12/131,608號之申請日期的權利。
積體電路(「IC」)設計者需要藉由減小個別特徵之大小且藉由減小半導體基板上之鄰近特徵之間的間隔距離來增大IC內之特徵的整合程度或密度。特徵大小之持續減小對用以形成該等特徵之技術(諸如，光微影)提出更大需求。此增大整合之趨勢亦伴有特徵尺寸之相應減小，此使得特徵之電性隔離成為製造半導體結構或半導體裝置時的重要方面。
該趨勢具有製造諸如動態隨機存取記憶體(「DRAM」)記憶體裝置之記憶體裝置中的特定相關性。諸如DRAM單元之典型記憶體單元包含一電晶體及一諸如電容器之記憶體儲存結構。半導體裝置通常包含大量DRAM單元。隨著DRAM陣列中之個別記憶體單元之尺寸縮小，鄰近或相鄰閘極變為緊靠在一起，且對分離DRAM單元之諸如電晶體的作用區之有效且可靠隔離製程的需要引人注目地增大。
用於產生記憶體單元及具有次微米尺寸之其他裝置的已知製造製程已變為日益低效的。一隔離DRAM單元之電晶體的方法係在DRAM單元之鄰近作用區之間形成渠溝隔離區。渠溝隔離區通常包含形成於基板內且由諸如二氧化矽(「SiO2 」)之絕緣材料填充的渠溝或空穴。渠溝隔離區通常形成於相鄰電晶體之間。然而，隨著特徵大小繼續減小，電晶體之電操作變得更困難。對此困難之一起作用之因素被稱為所謂的電晶體通道之寬度歸因於微型化而變為過小的「短通道效應」，該「短通道效應」導致電晶體即使在臨限電壓(「Vt 」)尚未施加至閘極的情況下仍啟動。提供隔離之另一方法為適當地摻雜記憶體裝置。然而，取決於記憶體裝置之結構，有效摻雜可為昂貴的或可能並非可能的。
已經開發以藉由在同一水平空間中形成較寬通道來克服習知電晶體之短通道效應的電晶體之一實例為凹入之存取裝置(「RAD」)電晶體。RAD電晶體之一實例包含部分形成於半導體基板中之渠溝內的電晶體閘極(字線)。通道區沿渠溝之整個表面形成，其在不增大電晶體所要求之橫向空間的情況下有效地提供較寬通道。
記憶體裝置結構及形成記憶體裝置結構之方法亦在頒予Juengling之美國專利第7,098,105號及頒予Juengling之美國專利申請公開案第2006/0046407號中描述，該等案中之每一者讓與給其受讓人且該等案中之每一者的揭示內容全文以引用的方式併入本文中。記憶體裝置結構包含一包圍複數個源極/汲極區的閘極線晶格。閘極線材料形成閘極線晶格，且源極/汲極區形成具有藉由閘極線晶格之片段彼此隔開之重複區的陣列。記憶體裝置結構藉由以下操作而併入至DRAM陣列中：在源極/汲極區中之一些的上方形成數位線並與該等源極/汲極區電性連接，及形成與源極/汲極區中之一些電性連接的複數個電容器。記憶體裝置結構包含一基板，一對具有半導體材料之所謂的「基座」、「支柱」或「鰭狀物」，定位於基座之間的閘極線材料及閘極介電材料。基座中之一者對應於用以電性連接至數位線之源極/汲極區，且另一基座對應於用以電性連接至電容器的源極/汲極區。基座之間的閘極線材料充當電晶體裝置之電晶體閘極，其閘極連接與基座中之一者相關聯的源極/汲極區與同另一基座相關聯的源極/汲極區。
在製造在美國專利第7,098,105號及美國專利申請公開案第2006/0046407號中描述之記憶體裝置結構期間，蝕刻製程用以在基板中形成若干開口。閘極線材料隨後沈積於開口中。在較大特徵尺寸處，蝕刻製程能夠形成具有實質上垂直之側壁的開口。然而，隨著特徵尺寸減小，蝕刻製程不能形成具有實質上垂直之側壁的開口。實情為，如圖1中所示，隨著特徵尺寸繼續減小，描述於美國專利第7,098,105號及美國專利申請公開案第2006/0046407號中之製造製程可在基板6中形成具有傾斜側壁4的基座或鰭狀物2。由於基板6之實質上垂直之蝕刻不再為可能的，所以在形成具有較小尺寸之特徵時，鰭狀物2之傾斜側壁4藉由形成具有傾斜側壁之開口而引起。當閘極線材料8等形地沈積於此等開口中以形成閘極時，所沈積之閘極線材料8亦具有傾斜側壁，此減小隔離並在閘極之間引起短路。具有僅僅5°至6°之傾斜側壁的鰭狀物2可引起隔離及短路問題。
因此，在此項技術中需要開發用於記憶體裝置結構中的產生半導體結構之製造製程，該等半導體結構類似於在美國專利第7,098,105號及美國專利申請公開案第2006/0046407號中描述之彼等半導體結構但展現改良之隔離及經減少或消除之短路問題。
儘管本說明書以特別指出且清楚地主張被視為本發明者之申請專利範圍結束，但本發明之優點在結合隨附圖式研讀時可自本發明之以下描述更易於確定。
如同形成展現特徵之間的改良之隔離的半導體結構之方法一般，揭示此等半導體結構。在一實施例中，使用間隔材料結合具有實質上垂直之側壁的鰭狀物來達成隔離。在另一實施例中，在半導體結構之製造中所利用的不同材料之蝕刻特性用以增大有效閘極長度(「Leffective 」)及場閘氧化物。在又一實施例中，V形渠溝形成於半導體結構中以增大Leffective 及場閘氧化物。形成於半導體結構中之特徵可包含(但不限於)隔離區、閘極或三維電晶體。該等特徵具有自大約20奈米至大約60奈米的大小。
以下描述提供特定細節(諸如，材料類型、蝕刻化學性質及處理條件)，以提供對本發明之實施例的詳盡描述。然而，一般熟習此項技術者將理解，可在不使用此等特定細節之情況下實踐本發明之實施例。實際上，本發明之實施例可結合工業中所使用之習知製造技術及蝕刻技術來實踐。另外，下文提供之描述並不形成用於製造半導體裝置之完整製程流程，且下文描述之半導體結構並不形成完整半導體裝置。下文僅詳細描述理解本發明之實施例所必需的彼等製程動作及結構。自半導體結構形成完整半導體裝置之額外動作可藉由習知製造技術來執行。此外，本文中所包含之說明並未按比例繪製，且並不意謂係任何特定半導體結構或半導體裝置的實際視圖。實情為，說明僅為用以描述本發明的理想化表示。另外，在說明之間共同之元件可保留同一數字指定。
本文中所描述之方法可用以形成待用於記憶體裝置中的半導體結構，諸如RAD、FinFET、鞍形FET、奈米線、三維電晶體以及其他三維結構，此等結構具有在以下記憶體中的效用：諸如SRAM之靜態記憶體，呈DRAM、擴展資料輸出(EDO)記憶體、擴展資料輸出動態隨機存取記憶體(「EDO DRAM」)、同步動態隨機存取記憶體(「SDRAM」)、雙資料速率同步動態隨機存取記憶體(「DDR SDRAM」)、同步鏈接動態隨機存取記憶體(「SLDRAM」)、視訊隨機存取記憶體(「VRAM」)、Rambus動態隨機存取記憶體(「RDRAM」)形式之動態記憶體，快閃記憶體，或此項技術中已知的任何其他記憶體類型裝置。此外，該等方法亦可用於需要改良之閘極隔離的其他應用中。併有此等結構之半導體裝置可在無限制的情況下用於無線裝置、個人電腦或其他電子裝置中。儘管參考特定DRAM裝置布局來說明本文中描述之方法，但該等方法可用以形成具有其他布局的DRAM裝置。
在一實施例中，間隔材料結合上覆於基板之材料的實質上垂直之蝕刻來使用以在基板中或上形成自對準特徵。如本文中所使用，術語「自對準」意謂且包含使用單一光罩以形成其他特徵係基於之初始圖案。因而，形成於半導體基板上之多個特徵在不利用額外遮蔽及光微影動作之情況下經對準。為了形成具有改良之隔離的半導體結構134A(參見圖8)，如圖2中所示，複數種材料可形成於基板102上且經圖案化。如本文中所使用，術語「基板」指代習知矽基板或具有一層半導體材料的其他主體基板。如本文中所使用，術語「主體基板」不僅包含矽晶圓，而且包含絕緣體上矽(「SOI」)基板如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板、基底半導體基座(base semiconductor foundation)上的矽磊晶層，及其他半導體或光電子材料如矽鍺、鍺、砷化鎵、氮化鎵或磷化銦。舉非限制性實例而言，基板102可為諸如多晶矽之矽。基板102可由一或多種合適植入物隨著沈積(亦即，經就地摻雜)或在後續製程動作期間進行摻雜來進行導電摻雜。舉非限制性實例而言，基板102可為經本徵摻雜之單晶矽晶圓。
可藉由任何合適沈積技術於基板102上形成根據本發明之實施例之結構的材料，該等沈積技術包含(但不限於)旋塗、毯覆式塗布、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、電漿增強ALD或物理氣相沈積(「PVD」)。或者，可使材料生長。取決於待形成於基板102上之特定材料的本質，可藉由一般熟習此項技術者來選擇用於沈積或生長材料之技術。儘管材料可形成於基板102上作為若干層，但亦可以其他組態形成材料。
氧化物材料104可視情況沈積於基板102上。氧化物材料104可為諸如正矽酸四乙酯(「TEOS」)、二氧化矽(「SiO2 」)之矽氧化物或高密度電漿(「HDP」)氧化物。氧化物材料104可熱生長於基板102上。舉非限制性實例而言，氧化物材料104可具有大約33之厚度。舉非限制性實例而言，氧化物材料104為SiO2 ，且熱生長於基板102上。儘管在圖2至圖7中說明氧化物材料104，但氧化物材料104之存在為可選的。若存在，則氧化物材料104可提供應力消除。
氮化物材料106可沈積於氧化物材料104上。氮化物材料106可為能夠以高溫沈積之任何氮化物，該氮化物包含(但不限於)氮化矽(「Si3 N4 」)。舉非限制性實例而言，氮化物材料106可以大約150之厚度來沈積。將氮化物材料106形成於氧化物材料104上而非基板102上可使得氮化物材料106能夠易於移除。由於將氮化物材料106形成於基板102上可使得電作用界面電荷形成，所以將氮化物材料106形成於氧化物材料104上可減少此等電荷的形成。氧化物支柱材料108可沈積於氮化物材料106上。氧化物支柱材料108可為先前所描述之用作氧化物材料104的矽氧化物材料中之一者。因而，可由相同或不同材料形成氧化物材料104及氧化物支柱材料108。舉非限制性實例而言，氧化物支柱材料108為HDP氧化物，蝕刻終止材料110可形成於氧化物支柱材料108上。蝕刻終止材料110可以自大約150至大約1000之厚度來沈積。在較大厚度處，諸如在大於大約500之厚度處，蝕刻終止材料110可在上覆材料之化學機械平坦化(「CMP」)期間充當有效蝕刻終止物。蝕刻終止材料110可為氮化物材料，諸如上文描述之用作氮化物材料106之材料中的一者。因而，可由相同或不同材料形成氮化物材料106及蝕刻終止材料110。多晶矽材料112可沈積於蝕刻終止材料110上方。舉非限制性實例而言，多晶矽材料112可以大約2000之厚度來沈積。
硬遮罩材料114可沈積於多晶矽材料112上方。硬遮罩材料114可為含有碳之材料、介電抗反射塗層(「DARC」)或底部抗反射塗層(「BARC」)材料。舉非限制性實例而言，硬遮罩材料114可為透明碳(「TC」)、非晶碳(「AC」)、TEOS、多晶矽(polycrystalline silicon)(「多晶矽(polysilicon)」)、Si3 N4 、氮氧化矽(SiO3 N4 )、碳化矽(SiC)、SiO2 或其組合。舉非限制性實例而言，硬遮罩材料114可以大約2000之厚度來沈積。可藉由習知技術於基板102上形成氧化物材料104、氮化物材料106、氧化物支柱材料108、蝕刻終止材料110、多晶矽材料112及硬遮罩材料114。
可藉由習知光微影技術使光阻材料(未圖示)沈積於硬遮罩材料114上方、經圖案化並顯影。如此項技術中已知，為了產生展示於圖2中之圖案，具有相應圖案之主光罩(未圖示)可產生且用以使光阻材料圖案化。由於光阻材料及光微影技術在此項技術中為已知的，所以在本文中並未詳細論述選擇、沈積、圖案化及顯影光阻材料以產生所要圖案。光阻材料中之圖案可包含具有實質上相等之寬度的空間及線。空間及線之寬度可為可藉由用以形成圖案之光微影技術印刷的最小特徵大小(「F」)。或者，空間及線可以大於F之特徵大小來印刷。舉非限制性實例而言，F為大約66奈米。如此項技術中已知，可藉由蝕刻下伏材料來轉印光阻材料中之圖案至下伏材料中。圖案可轉印至硬遮罩材料114、多晶矽材料112、蝕刻終止材料110、氧化物支柱材料108中，且至少部分轉印至氮化物材料106中，從而形成第一渠溝116。第一渠溝116可具有為F的特徵大小。
圖案可使用諸如習知乾式蝕刻製程、習知濕式蝕刻製程或其組合的習知蝕刻製程來蝕刻至下伏材料中。舉非限制性實例而言，乾式蝕刻化學處理可用以蝕刻下伏材料，從而產生具有實質上垂直之側壁117的第一渠溝116。如本文中所使用，術語「實質上垂直之側壁」意謂且包含具有對於垂直小於大約5°之傾角的側壁。因而，氧化物支柱材料108、蝕刻終止材料110、多晶矽材料112及硬遮罩材料114在蝕刻製程之後保留的若干部分可具有實質上垂直之側壁。單一乾式蝕刻化學處理可用以將圖案轉印至下伏於光阻材料之材料中，或多個乾式蝕刻化學處理可用以獨立地蝕刻下伏於光阻材料之材料中的每一者。適用於蝕刻此等材料之蝕刻化學處理在此項技術中為已知的，且因此並未在本文中詳細描述。如此項技術中已知，可移除上覆於此等材料之光阻材料的若干剩餘部分。
如圖3中所示，間隔材料119可等形地沈積至第一渠溝116中。舉非限制性實例而言，間隔材料119可為多晶矽或諸如Si3 N4 之氮化物。間隔材料119可以F/4之厚度來等形地沈積，從而使第一渠溝116之寬度自F變窄至F/2。舉非限制性實例而言，間隔材料119可以自大約100至大約200之厚度(諸如，以大約150之厚度)來沈積。在圖3中說明變窄之第一渠溝116'。舉非限制性實例而言，若第一渠溝116具有大約66奈米之寬度，則變窄之第一渠溝116'之寬度在以16.5奈米之厚度沈積間隔材料119之後減小至大約33奈米。間隔材料119之等形沈積可維持第一渠溝116'的實質上垂直之側壁117'。
如圖4中所示，變窄之第一渠溝116'之深度可延伸通過氮化物材料106及氧化物材料104且至基板102中，從而形成第一渠溝116"。變窄之第一渠溝116'之深度可使用各向同性蝕刻劑來延伸。舉非限制性實例而言，可藉由乾式蝕刻氮化物材料106、氧化物材料104及基板102來形成第一渠溝116"。在蝕刻期間可維持第一渠溝116"之實質上垂直的側壁117"。因而，第一渠溝116"在基板102中之若干部分亦可具有實質上垂直的側壁。除蝕刻此等材料之外，各向同性蝕刻劑亦可蝕刻間隔材料119之若干水平部分及多晶矽材料112的至少一部分。多晶矽材料112及間隔材料119可經蝕刻實質上等同於氮化物材料106、氧化物材料104及基板102經蝕刻之量的量。在蝕刻製程期間，間隔材料119可鄰近於多晶矽材料112、蝕刻終止材料110、氧化物支柱材料108及氮化物材料106而保留。
舉非限制性實例而言，乾式蝕刻劑可為電漿蝕刻，諸如含有CF4 之電漿、含有CHF3 之電漿、含有CH2 F2 之電漿或其混合物。第一渠溝116"之深度可為大約2000。最終形成於第一渠溝116"中之特徵可包含(但不限於)隔離區、閘極或三維電晶體。舉非限制性實例而言，隔離氧化物區132形成於第一渠溝116"中(參見圖8)。因而，第一渠溝116"在本文中亦稱為隔離渠溝。隔離氧化物區132在半導體結構134A中隔離單元與其他單元或列與其他列。如下文所描述，基板102在蝕刻製程之後保留的在多晶矽材料112、蝕刻終止材料110、氧化物支柱材料108、氮化物材料106及氧化物材料104之部分之下的若干部分可對應於半導體結構134A的鰭狀物130(參見圖8)。
如由圖4中之虛線所示，用以產生第一渠溝116"之乾式蝕刻可底切基板102的若干部分。儘管為了簡單性而並未在後續圖式中說明底切，但底切可存在。如下文更詳細論述，基板102之此底切可在後續處理期間合意地防止在第一渠溝116"(隔離渠溝)與第二渠溝122'(凹入之存取裝置或「RAD」渠溝)之間形成矽條。如本文中所使用，術語「RAD渠溝」意謂且包含基板102中之最終將形成字線的開口。第二渠溝122'展示於圖7中。為了進一步增大間隔材料119與基板102之間的氧化差異，間隔材料119可由n型或p型雜質來摻雜。
如圖5中所示，襯墊118可在將填充材料沈積於第一渠溝116"中之前沈積於第一渠溝116"中。襯墊118可由氧化物或氮化物形成，且可藉由習知技術來沈積。舉非限制性實例而言，由諸如TEOS之氧化物形成襯墊118。襯墊118可與第一渠溝116"之側壁接觸。如圖6中所示，可由填充材料120來填充第一渠溝116"。填充材料120可為介電材料，諸如旋塗式介電質(「SOD」)、二氧化矽、TEOS或HDP氧化物。可藉由習知技術(諸如，藉由填充材料120之毯覆式沈積)來填充第一渠溝116"。除填充第一渠溝116"之外，介電材料可形成於間隔材料119及多晶矽材料112上方。如此項技術中已知，填充材料120可經增大密度並由諸如硼之雜質來摻雜，從而形成淺渠溝隔離(「STI」)區(其對應於展示於圖8中的隔離氧化物區132)。摻雜可在上文描述之蝕刻動作期間在額外處理動作中或在上文描述之蝕刻動作之後進行的額外處理動作中進行。摻雜可使用任何合適摻雜製程來進行，該等摻雜製程包含(但不限於)離子植入或擴散。舉非限制性實例而言，襯墊118為氮化物材料，且填充材料120為SiO2 。
填充材料120可(諸如)藉由化學機械研磨(「CMP」)來平坦化，以移除填充材料120之在襯墊118及間隔材料119上方延伸的若干部分。因而，襯墊118及間隔材料119之上表面可經暴露。間隔材料119可藉由濕式蝕刻或乾式蝕刻來移除，從而暴露氮化物材料106、氧化物支柱材料108、蝕刻終止材料110及多晶矽材料112的橫向表面。移除間隔材料119產生間隔材料119先前所位於的間隙或空隙。舉非限制性實例而言，若間隔材料119由多晶矽形成，則可使用四甲基銨氫氧化物(TMAH)之溶液來蝕刻間隔材料119。或者，若間隔材料119由氮化物形成，則間隔材料119可使用乾式蝕刻化學處理來移除。在間隔材料119之移除期間，氮化物材料106、氧化物支柱材料108及襯墊118充當蝕刻終止物。然而，填充材料120在第一渠溝116"中之若干部分可凹入，使得襯墊118之若干部分在填充材料120之上表面上方延伸。間隔材料119之移除提供一能夠用以使基板102中之特徵的臨界尺寸(「CD」)移位的渠溝(第一渠溝116)。
藉由移除間隔材料119所產生之間隙可藉由使材料之包圍間隙的經暴露表面經受蝕刻劑來擴大。可(諸如)藉由使用濕式蝕刻劑來蝕刻上覆於氧化物支柱材料108之多晶矽材料112及蝕刻終止材料110。如圖6中所示，濕式蝕刻劑亦可橫向蝕刻氧化物支柱材料108及氮化物材料106之若干部分，從而產生第二渠溝122及氧化物支柱124。第二渠溝122可形成於氧化物支柱材料108中，且至少部分形成至氮化物材料106中。圖6說明已進行上文描述之多個製程動作之後的所得結構。為了清楚，多晶矽材料112、蝕刻終止材料110、氧化物支柱材料108及氮化物材料106之先前位置藉由圍繞氧化物支柱124A的虛線來指示。襯墊118及氮化物材料106可防止濕式蝕刻劑移除第一渠溝116"中之填充材料120且防止移除基板102的若干部分。舉非限制性實例而言，濕式蝕刻劑可為氟化氫(HF)。儘管單一濕式蝕刻劑可用以移除多晶矽材料112及蝕刻終止材料110並橫向蝕刻氧化物支柱材料108，但多種蝕刻劑可用以獨立地移除此等材料。或者，相對於蝕刻終止材料110對於氧化物支柱材料108及氮化物材料106為選擇性的濕式蝕刻劑可引入至藉由移除間隔材料119所產生的間隙中。如由圍繞氧化物支柱124B之虛線所指示，濕式蝕刻劑可底切氧化物支柱材料108及氮化物材料106而蝕刻終止材料110保持實質上完整。在移除蝕刻終止材料110之後，第二渠溝122及氧化物支柱124可係實質上如圖6中所示。或者，乾式蝕刻劑可用以擴大藉由移除間隔材料119所產生的間隙。
儘管移除多晶矽材料112、蝕刻終止材料110以及氧化物支柱材料108及氮化物材料106之若干部分可如先前所描述而進行，但可涵蓋額外處理動作以產生第二渠溝122及氧化物支柱124。用以形成氧化物支柱124之蝕刻條件可產生氧化物支柱124的實質上垂直之側壁125。第二渠溝122及氧化物支柱124中之每一者可具有F/2的寬度。第二渠溝122之寬度可對應於最終形成於基板102中之閘極129的寬度(參見圖8)。氧化物支柱124之寬度可對應於最終形成於基板102中之鰭狀物130的寬度(參見圖8)。
如圖7中所示，氧化物支柱124可用作延伸第二渠溝122之深度的硬遮罩，從而在基板102中形成第二渠溝122'。部分由閘極材料128填充之第二渠溝122'在圖6中及在圖7中使用虛線來展示。由於氧化物支柱124具有實質上垂直之側壁125，所以基板102中之第二渠溝122'的側壁亦可為實質上垂直的。另外，基板102在氧化物支柱124之下的對應於最終形成於基板102中之鰭狀物130的剩餘部分(參見圖8)可具有實質上垂直之側壁。可藉由乾式蝕刻氧化物材料106及氮化物材料104以及基板102之若干經暴露部分來形成第二渠溝122'。在此蝕刻期間，填充材料120、襯墊118及氧化物支柱124可經蝕刻實質上等同於氧化物材料106、氮化物材料104及基板102經蝕刻之量的量。因而，填充材料120及襯墊118之上表面可與氧化物支柱124'之剩餘部分的上表面實質上共平面。第二渠溝122'可具有大約1200之深度。第二渠溝122'可對應於定位於鰭狀物130之兩側上的RAD渠溝。形成於第二渠溝122'中之特徵可包含(但不限於)隔離區、閘極或三維電晶體。舉非限制性實例而言，閘極129形成於第二渠溝122'中(參見圖8)。可沿第二渠溝122'之側壁及底部水平表面形成閘氧化物126(諸如SiO2 )。可由諸如氮化鈦之閘極材料128來填充第二渠溝122'。可(諸如)藉由CMP或其他習知技術來移除上覆於襯墊118、填充材料120及氧化物支柱124'的閘極材料128之若干部分。另外，可移除保留於第二渠溝122'中的閘極材料128之一部分，從而在閘氧化物126之上表面之下使閘極材料128凹入。舉非限制性實例而言，可使閘極材料128在閘氧化物126之上表面之下凹入大約150。儘管可如上文所描述進行沈積閘極材料128、藉由CMP移除閘極材料128之若干部分及使閘極材料128的若干部分凹入，但可涵蓋各種其他處理動作以產生展示於圖7中的結構。
可移除在基板102上方保留之氧化物支柱124'、氮化物材料106及氧化物材料104，且氮化物材料(未圖示)可沈積於閘極材料128上方以防止氧化，從而產生如圖8中所示的半導體結構134A。可藉由習知技術來移除氧化物支柱124'、氮化物材料106及氧化物材料104以形成展示於圖8中的半導體基板134A。半導體結構134A可包含至少一閘極129、至少一鰭狀物130及至少一隔離氧化物區132。半導體結構134A可經受如此項技術中已知之進一步處理以產生諸如DRAM的所要記憶體裝置。由於記憶體裝置之形成在此項技術中為已知的，所以進一步處理並未在本文中詳細描述。如此項技術中已知，基板102之包含鰭狀物130之若干部分的若干部分可由(若干)適當摻雜劑植入以產生通道及源極/汲極區。基板102可使用諸如離子植入或擴散之任何合適摻雜製程來摻雜。如此項技術中已知，基板102可於上文所描述之處理動作的一或多個階段來摻雜。舉非限制性實例而言，可藉由習知技術形成基板102之擴散區以提供與鰭狀物130之經摻雜區的電性連接。由於植入技術在此項技術中為已知的，所以基板102之摻雜並未在本文中詳細描述。
舉非限制性實例而言，半導體結構134A可用於諸如雙側FinFET之具有兩個閘極129的記憶體裝置中。閘極129可控制存取電晶體，該等存取電晶體藉由隔離氧化物區132與相鄰存取電晶體隔離。閘極129之間的金屬/金屬隔離係藉由隔離氧化物區132來提供，而至隔離氧化物區132中之硼植入可提供閘極129之間的電主體隔離。鰭狀物130形成電晶體之若干部分。由於鰭狀物130具有實質上垂直之側壁，所以在閘極材料128沈積於第二渠溝122'中以形成閘極129時，閘極129經隔離且鄰近閘極129之間的短路實質上減少或消除。類似於上文所描述之方法的方法亦可用於額外應用中。舉非限制性實例而言，半導體結構134A可在產生雙垂直電晶體或一電容器4F2 DRAM單元時使用。
藉由利用上文所描述之製程來形成半導體結構134A而達成眾多優點。藉由結合多晶矽材料112及氧化物支柱材料108之實質上垂直之蝕刻利用間隔材料119，形成於基板102中之特徵可經自對準且具有實質上相等的寬度。舉例而言，特定鰭狀物130之任一側上的閘極129可具有實質上相等之寬度。由於特徵經自對準，所以半導體結構134A可使用一光微影動作來形成，此節省成本及額外光微影動作。本文中所描述之製程亦向在該製程期間形成之半導體結構提供額外穩定性，此係因為鰭狀物130具有為F的寬度。對比而言，藉由在美國專利第7,098,105號及美國專利申請公開案第2006/0046407中描述之製程所產生的鰭狀物具有為F之寬度，且因此在結構上可為較不穩定的。另外，閘極材料128可以較大厚度沈積於閘極129中，此係因為並未利用側壁保護。此外，特定鰭狀物130之任一側上之閘極129可經有效隔離。另外，用以在上覆於基板102之材料中形成圖案的主光罩可與在於美國專利第7,098,105號及美國專利申請公開案第2006/0046407中描述之製程中所使用的主光罩相同。因而，新的主光罩無需經製造以進行上文所描述的製程。
上文提及之製程的一額外優點為，該製程可藉由增大第一渠溝116"與第二渠溝122'之間的重疊來防止在第一渠溝116"(隔離渠溝)與第二渠溝122'(RAD渠溝)之間的條形成。如先前所描述，藉由底切基板102(在圖4中藉由虛線所展示)，第一渠溝116"及第二渠溝122'可在後續處理期間重疊，從而防止在渠溝116"、122'之間形成矽條。因而，當第一渠溝116"(隔離渠溝)與第二渠溝122'(RAD渠溝)分別由填充材料120與閘極材料128填充時，如圖9中所示，各別渠溝中之填充材料120及閘極材料128的至少一部分重疊。
在另一實施例中，半導體結構134B(參見圖18)之閘極129之間的改良之實體隔離係藉由以下操作來達成：延伸Leffective ，及增大場閘氧化物使得Vt 可增大高於操作電壓。閘極129之間的隔離可在不利用第二光微影或遮蔽動作的情況下達成，此提供大量成本節省。另外，可形成自對準特徵。為了形成半導體結構134B(參見圖18)，如圖10中所說明，可提供具有上覆於基板102之上表面的硬遮罩材料114之基板102。硬遮罩材料114可為諸如Si3 N4 之氮化物，且可藉由習知技術沈積於基板102上。可藉由習知技術於基板102上方形成硬遮罩材料114。可藉由習知光微影技術使光阻材料(未圖示)沈積於硬遮罩材料114上方、經圖案化並顯影。如在此項技術中已知，為了在展示於圖11中之基板102中產生圖案，具有相應圖案之主光罩(未圖示)可經產生且用以使光阻材料圖案化。由於光阻材料及光微影技術在此項技術中為已知的，所以在本文中並未詳細論述選擇、沈積、圖案化及顯影光阻材料以產生該圖案。光阻材料中之圖案可轉印至硬遮罩材料114及基板102，從而在基板102中產生具有相等寬度的線及空間的圖案。舉非限制性實例而言，線可具有為F或F/2的寬度。圖案之線可在基板102中形成鰭狀物130。鰭狀物130可具有硬遮罩材料114之在鰭狀物130上方保留的若干部分。鰭狀物130可使用諸如基於溴化氫(「HBr」)之化學處理的習知乾式蝕刻化學處理來產生。
如圖12中所示，犧牲材料170可等形地沈積於鰭狀物130上方。在沈積犧牲材料170之前，犧牲氧化物材料174可視情況等形地沈積於鰭狀物130上方。若存在，則犧牲氧化物材料174可在基板102與犧牲材料170之間提供改良之界面。可藉由ALD或其他等形沈積技術來沈積犧牲材料170。用作犧牲材料170之材料可基於犧牲材料170相對於其他經暴露材料(諸如，經暴露之氧化物材料)之蝕刻特性的蝕刻特性來選擇。犧牲材料170相對於其他經暴露材料可為可選擇性蝕刻的。如本文中所使用，當材料展現大於暴露至同一蝕刻化學處理之另一材料之蝕刻速率至少大約2倍之蝕刻速率時，材料係「可選擇性蝕刻的」。理想地，此材料具有大於暴露至同一蝕刻化學處理之另一材料之蝕刻速率至少大約10倍的蝕刻速率。犧牲材料170可為具有所要蝕刻選擇率之低成本、低品質材料。如本文中所使用，術語「低品質」意謂且包含具有雜質的合適材料。犧牲材料170可包含有助於其相對於其他經暴露材料之蝕刻選擇率的碳雜質。由於犧牲材料170並不存在於半導體結構134B中，所以此等雜質於犧牲材料170中之存在對包含半導體結構134B之半導體裝置的操作為無害的。犧牲材料170可為具有低沈積溫度的低密度氧化物。犧牲材料170之沈積溫度可自大約50℃至大約150℃變動，諸如大約75℃。舉非限制性實例而言，犧牲材料170為SiO2 ，且藉由ALD來沈積。藉由控制沈積技術及犧牲材料170之沈積溫度，具有所要蝕刻選擇率之犧牲材料170可形成於鰭狀物130上方。所沈積犧牲材料170之低沈積溫度及低密度以及犧牲材料170中之雜質的存在使犧牲材料170與其他經暴露氧化物材料相比能夠以較快速率移除。沈積犧牲材料170之厚度可近似等於最終形成於半導體結構134B(參見圖18)中之閘極129的寬度。舉非限制性實例而言，犧牲材料170藉由ALD以為F/2之厚度沈積於鰭狀物130上方。
犧牲材料170可保護鰭狀物130之側壁，提供自對準，且在基板102之後續蝕刻期間充當硬遮罩。如圖13中所說明，犧牲材料170可用作硬遮罩以在基板102中蝕刻第一渠溝116(或隔離渠溝)。第一渠溝116可形成於鄰近鰭狀物130之間，從而分離鰭狀物130。為了形成第一渠溝116，可使用諸如HBr/Cl2 電漿蝕刻或碳氟化合物電漿蝕刻的習知乾式電漿蝕刻來蝕刻犧牲材料170、犧牲氧化物材料174(若存在)及基板102。或者，可使用習知乾式電漿蝕刻獨立於基板102來蝕刻犧牲材料170及犧牲氧化物材料174(若存在)。第一渠溝116之深度可取決於待形成於第一渠溝116中之特徵且取決於用於實體隔離形成於基板102上之閘極129(參見圖18)的要求。如此項技術中已知，第一渠溝116之深度可藉由一般熟習此項技術者來選擇，且可藉由適當調整蝕刻條件來達成。如圖13中所示，儘管乾式電漿蝕刻可移除基板102及犧牲材料170之若干部分，但犧牲材料170之若干垂直部分可保留於鰭狀物130的側壁上。如下文所描述，犧牲材料170可在後續處理期間經移除以形成第二渠溝122。
如圖14中所示，可由填充材料120來填充第一渠溝116。填充材料120亦可在鰭狀物130上方延伸。填充材料120可為具有不同於犧牲材料170的蝕刻特性之介電材料。因而，可相對於填充材料120經選擇性蝕刻犧牲材料170。填充材料120可為包含(但不限於)TEOS之高品質、高密度氧化物材料。如本文中所使用，術語「高品質」意謂且包含實質上無雜質的材料。舉非限制性實例而言，填充材料120可為藉由Applied Producer之高縱橫比製程(「HARP」)沈積之TEOS，TEOS可購自Applied Materials(Santa Clara,CA)。氧化物材料可以高於犧牲材料170之溫度來沈積。
如圖15中所示，填充材料120可(諸如)藉由CMP來平坦化以暴露硬遮罩材料114的上表面176。除移除填充材料120之若干部分之外，平坦化亦可移除犧牲材料170上覆於硬遮罩材料114的若干部分。如圖16中所示，在鰭狀物130之側壁上保留之犧牲材料170及犧牲氧化物材料174(若存在)可經選擇性移除，從而鄰近於鰭狀物130而形成第二渠溝122(或RAD渠溝)。犧牲材料170可使用相對於填充材料120及硬遮罩材料114對於犧牲材料170為選擇性的乾式蝕刻化學處理或濕式蝕刻化學處理來移除。因而，第一渠溝116中之填充材料120可保持實質上完整。蝕刻化學處理可具有為大於大約20：1(諸如，大於大約100：1)之犧牲材料170相對於填充材料120的選擇率。舉非限制性實例而言，HF之稀釋溶液可用以選擇性移除犧牲材料170。然而，亦可使用具有所要選擇率之其他習知蝕刻化學處理。藉由利用犧牲材料170與填充材料120之間的蝕刻特性之差異，填充材料120可保留於第一渠溝116中，而犧牲材料170經移除。
如圖17中所示，可藉由習知技術使閘氧化物126生長於第二渠溝122中，且於閘氧化物126上方沈積閘極材料128。如圖18中所示，可移除在填充材料120之頂部表面上方延伸的閘極材料128之一部分，從而產生具有閘極129及隔離氧化物區132的半導體結構134B。可藉由習知技術(諸如，藉由CMP)來移除閘極材料128之該部分以暴露硬遮罩材料114的頂部表面。可使用習知濕式蝕刻或乾式蝕刻製程使閘極材料128進一步凹入至所要深度。可藉由隔離氧化物區132使所得閘極129彼此有效隔離。如上文所描述而形成之閘極129的Leffective 可比習知閘極之Leffective 長大約4或大約5倍。半導體結構134B可經受額外處理以產生所要記憶體裝置。此處理在此項技術中為已知的，且因此並未在本文中詳細描述。舉非限制性實例而言，半導體結構134B可用於鑲嵌製程中。鑲嵌製程在此項技術中為已知的，且因此並未在本文中詳細論述。在後續處理期間，可移除在鰭狀物130上方保留之硬遮罩材料114，在此時半導體結構134B可實質上等同於半導體結構134A。
在又一實施例中，可藉由在基板102中形成V形渠溝184(參見圖19)來達成由半導體結構134D(參見圖21)之閘極材料128形成之閘極(未圖示)之間的改良之實體隔離。因而，閘極之Leffective 及場閘氧化物可增大。可在不利用第二光微影或遮蔽動作的情況下達成閘極之間的隔離，此提供對於製程的大量成本節省。另外，亦可形成自對準特徵。在此實施例中，如先前在圖10至圖12中所描述並說明，鰭狀物130可形成於基板102中，且犧牲氧化物材料174(若存在)及犧牲材料170等形地沈積於鰭狀物130上方。如圖19中所說明，犧牲材料170可用作硬遮罩以在基板102中形成V形渠溝184。V形渠溝184可具有實質上傾斜之側壁。對比而言，上文所描述且展示於圖13中之第一渠溝116可具有實質上垂直的側壁。可藉由使用諸如HBr/Cl2 電漿蝕刻或碳氟化合物電漿蝕刻的習知乾式電漿蝕刻來蝕刻犧牲材料170、犧牲氧化物材料174(若存在)及基板102而形成V形渠溝184。或者，可使用習知乾式電漿蝕刻獨立於基板102來蝕刻犧牲材料170及犧牲氧化物材料174(若存在)。儘管在圖19中展示保留於鰭狀物130上方之犧牲材料170為具有圓角，但犧牲材料170之角可如先前所提及而為方形。可藉由控制如在此項技術已知之蝕刻條件(如蝕刻化學處理、流動、溫度壓力、偏壓或基板102的定向)來產生所謂「V形」之V形渠溝184。V形渠溝184之深度可取決於待形成於V形渠溝184中之特徵且取決於用於實體隔離由閘極材料128形成之閘極的要求。如此項技術中已知，V形渠溝184之所要深度可藉由一般熟習此項技術者來選擇，且可藉由適當調整蝕刻條件來達成。
在形成V形渠溝184之後，如圖20中所示，可移除犧牲材料170及犧牲氧化物材料174(若存在)，從而暴露鰭狀物130的側壁。可藉由習知技術來移除此等材料，諸如藉由使用相對於基板102及硬遮罩材料114對於犧牲材料170為選擇性的乾式蝕刻化學處理或濕式蝕刻化學處理來移除此等材料。可隨後(諸如)由閘氧化物126來填充V形渠溝184，從而形成半導體結構134C。儘管閘氧化物126可實質上填充V形渠溝184，但鰭狀物130之間的空間178可保持實質上無閘氧化物126。如圖21中所示，閘極材料128可接著等形地沈積於鰭狀物130上方。額外犧牲材料180可形成於閘極材料128上方，從而形成半導體結構134D。由閘氧化物126來填充由於V形渠溝184，所以閘極材料128可形成於鰭狀物130上方且並不形成於V形渠溝184中。藉由在沈積閘極材料128之前由閘氧化物126填充V形渠溝184，由閘極材料128形成之閘極可在後續處理之後彼此有效隔離。產生閘極之處理動作的剩餘部分可如美國專利第7,098,105號及美國專利申請公開案第2006/0046407號中所描述來進行。如上文所描述而形成之閘極的Leffective 可比習知閘極之Leffective 長大約4或大約5倍。
儘管本發明可能易受各種修改以及替代形式及實施，但已舉實例而言在圖式中展示特定實施例且在本文中已詳細描述了該等特定實施例。然而，應理解，本發明並不限於所揭示之特定實施例。實情為，本發明涵蓋屬於本發明之如由以下附加申請專利範圍及其法律等效物所界定之範疇的所有修改、等效物及替代。
2．．．基座/鰭狀物
4．．．傾斜側壁
6．．．基板
8．．．閘極線材料
102．．．基板
104．．．氧化物材料
106．．．氮化物材料
108．．．氧化物支柱材料
110．．．蝕刻終止材料
112．．．多晶矽材料
114．．．硬遮罩材料
116．．．第一渠溝
116'．．．變窄之第一渠溝
116"．．．第一渠溝
117．．．側壁
117'．．．側壁
117"．．．側壁
118．．．襯墊
119．．．間隔材料
120．．．填充材料
122．．．第二渠溝
122'．．．第二渠溝
124．．．氧化物支柱
124'．．．氧化物支柱
124A．．．氧化物支柱
124B．．．氧化物支柱
125．．．側壁
126．．．閘氧化物
128．．．閘極材料
129．．．閘極
130．．．鰭狀物
132．．．隔離氧化物區
134A．．．半導體結構/半導體基板
134B．．．半導體結構
134C．．．半導體結構
134D．．．半導體結構
170．．．犧牲材料
174．．．犧牲氧化物材料
176．．．上表面
178．．．空間
180．．．額外犧牲材料
184．．．V形渠溝
F．．．最小特徵大小
圖1為一習知記憶體裝置結構之橫截面圖；圖2至圖9為本發明之半導體結構之實施例在各種製造階段期間的橫截面圖；圖10至圖18為本發明之半導體結構之實施例在各種製造階段期間的橫截面圖；及圖19至圖21為本發明之半導體結構之實施例在各種製造階段期間的橫截面圖。
102．．．基板
118．．．襯墊
126．．．閘氧化物
129．．．閘極
130．．．鰭狀物
132．．．隔離氧化物區
134A．．．半導體結構/半導體基板

Claims (34)

  1. 一種在一半導體結構中隔離閘極之方法，該方法包括：經由上覆於一基板之複數種材料形成複數個第一渠溝，該複數種材料包括一種氮化物材料、一種氧化物支柱材料、一種蝕刻終止材料及一種多晶矽材料；在該複數個第一渠溝之側壁上且上覆於該氮化物材料、該氧化物支柱材料、該蝕刻終止材料及該多晶矽材料形成一間隔材料；將該複數個第一渠溝至少部分延伸至該基板中以形成複數個隔離渠溝，該間隔材料鄰近於該多晶矽材料、該蝕刻終止材料、該氧化物支柱材料及該氮化物材料而保留於該複數個第一渠溝的該等側壁上；由一填充材料來填充該複數個隔離渠溝；移除該間隔材料以鄰近於該多晶矽材料、該蝕刻終止材料、該氧化物支柱材料及該氮化物材料之垂直邊緣形成一間隙；藉由移除該多晶矽材料及該蝕刻終止材料以及該氧化物支柱材料之一部分以形成複數個第二渠溝及複數個氧化物支柱來擴大該間隙；及將該複數個第二渠溝延伸至該基板中以形成複數個凹入之存取裝置渠溝。
  2. 如請求項1之方法，其中經由上覆於一基板之複數種材料形成複數個第一渠溝包括：產生該複數個第一渠溝，該複數個第一渠溝包括該多晶矽材料、該蝕刻終止材料 及該氧化物支柱材料中的實質上垂直之側壁。
  3. 如請求項1之方法，其中經由上覆於一基板之複數種材料形成複數個第一渠溝包括：形成具有一為F之最小特徵大小的該複數個第一渠溝。
  4. 如請求項1之方法，其中在該複數個第一渠溝之側壁上形成一間隔材料包括：將該複數個第一渠溝之寬度減小至F/2。
  5. 如請求項1之方法，其中將該複數個第一渠溝至少部分延伸至該基板中以形成複數個隔離渠溝進一步包括：底切該基板之一上表面的若干部分。
  6. 如請求項1之方法，其中將該複數個第一渠溝至少部分延伸至該基板中以形成複數個隔離渠溝包括：形成具有實質上垂直之側壁的該複數個隔離渠溝。
  7. 如請求項6之方法，其中將該複數個第一渠溝至少部分延伸至該基板中以形成複數個隔離渠溝包括：形成具有一為F/2之寬度的該複數個隔離渠溝。
  8. 如請求項1之方法，其進一步包括在該複數個隔離渠溝中沈積一襯墊。
  9. 如請求項1之方法，其中藉由移除該多晶矽材料及該蝕刻終止材料以及該氧化物支柱材料之一部分以形成複數個第二渠溝及複數個氧化物支柱來擴大該間隙包括：移除該多晶矽材料及該蝕刻終止材料；及橫向蝕刻該氧化物支柱材料。
  10. 如請求項1之方法，其中將該複數個第二渠溝延伸至該 基板中以形成複數個凹入之存取裝置渠溝包括：形成具有實質上垂直之側壁的該複數個第二渠溝。
  11. 如請求項1之方法，其中將該複數個第二渠溝延伸至該基板中以形成複數個凹入之存取裝置渠溝包括：使用該複數個氧化物支柱作為一硬遮罩來形成該複數個凹入之存取裝置渠溝。
  12. 如請求項1之方法，其進一步包括：由一閘極材料填充該複數個凹入之存取裝置渠溝；及自該基板移除該複數個氧化物支柱。
  13. 一種半導體結構，該半導體結構包括：一基板中之複數個隔離渠溝，實質上由一填充材料來填充該複數個隔離渠溝；及該基板中之複數個凹入之存取裝置渠溝，該複數個凹入之存取裝置渠溝中之每一凹入之存取裝置渠溝包含一襯墊，該襯墊與該複數個隔離渠溝中之該填充材料接觸且延伸高於該複數個隔離渠溝中之填充材料，該複數個凹入之存取裝置渠溝鄰近於該基板上上覆於一氮化物材料的一個氧化物支柱。
  14. 如請求項13之半導體結構，其中該複數個凹入之存取裝置渠溝中之每一凹入之存取裝置渠溝係鄰近於該襯墊、一個氧化物支柱及該基板。
  15. 如請求項13之半導體結構，其中該複數個凹入之存取裝置渠溝中之每一凹入之存取裝置渠溝的一寬度包括：形成於該基板中之至少一閘極的一寬度。
  16. 如請求項13之半導體結構，其中該複數個凹入之存取裝置渠溝中之每一凹入之存取裝置渠溝包括一為F/2的寬度。
  17. 如請求項13之半導體結構，其中該氧化物支柱包括一為F/2的寬度。
  18. 如請求項13之半導體結構，其中該複數個凹入之存取裝置渠溝中之每一凹入之存取裝置渠溝及該複數個隔離渠溝中的每一隔離渠溝之側壁具有一對於垂直小於大約5°的傾角。
  19. 一種在一半導體結構中隔離閘極之方法，該方法包括：在一基板中形成複數個鰭狀物，該複數個鰭狀物中之每一者具有形成於該鰭狀物之一頂部表面上的一硬遮罩材料；在該複數個鰭狀物上方形成一犧牲材料；在該基板中形成複數個第一渠溝，該複數個第一渠溝中之每一第一渠溝分離該複數個鰭狀物中的每一鰭狀物；在該複數個第一渠溝中形成一襯墊；將一填充材料沈積於該複數個第一渠溝中並接觸該襯墊；移除該填充材料之一部分俾使該襯墊延伸高於該複數個第一渠溝中之填充材料；移除該犧牲材料以形成複數個第二渠溝；在該複數個第二渠溝中沈積一閘極材料；及 移除該閘極材料之一部分。
  20. 如請求項19之方法，其中在該複數個鰭狀物上方形成一犧牲材料包括：等形地沈積一具有雜質之低沈積溫度、低密度氧化物材料。
  21. 如請求項19之方法，其中在該基板中形成複數個第一渠溝包括：利用該複數個鰭狀物上方之該犧牲材料作為一硬遮罩來形成該複數個第一渠溝。
  22. 如請求項19之方法，其中在該複數個第一渠溝中沈積一填充材料包括：在該複數個第一渠溝中沈積一高密度氧化物材料。
  23. 如請求項19之方法，其中在該複數個第一渠溝中沈積一填充材料及移除該填充材料之一部分包括：在該複數個第一渠溝中形成複數個隔離氧化物區。
  24. 如請求項19之方法，其中移除該犧牲材料以形成複數個第二渠溝包括：鄰近於該複數個鰭狀物中之每一鰭狀物形成該複數個第二渠溝。
  25. 如請求項19之方法，其中在該複數個第二渠溝中沈積一閘極材料及移除該閘極材料之一部分包括：在該複數個第二渠溝中形成複數個閘極。
  26. 如請求項25之方法，其進一步包括使該閘極材料凹入。
  27. 一種在一半導體結構中隔離閘極之方法，該方法包括：在一基板中形成複數個鰭狀物，該複數個鰭狀物中之每一者具有形成於該鰭狀物之一頂部表面上的一硬遮罩材料； 在該複數個鰭狀物上方形成一犧牲材料；在該基板中形成複數個V形渠溝；自該複數個鰭狀物移除該犧牲材料；在自該複數個鰭狀物移除該犧牲材料之後由一閘氧化物填充該複數個V形渠溝；及在該複數個鰭狀物上方形成一閘極材料。
  28. 如請求項27之方法，其中在該基板中形成複數個V形渠溝包括：形成該複數個V形渠溝中之每一V形渠溝從而分離該複數個鰭狀物中的每一鰭狀物。
  29. 如請求項27之方法，其中自該複數個鰭狀物移除該犧牲材料包括：暴露該複數個鰭狀物的側壁。
  30. 如請求項27之方法，其中由一閘氧化物填充該複數個V形渠溝包括：在未將該閘氧化物沈積於該複數個鰭狀物之側壁上的情況下由該閘氧化物填充該複數個V形渠溝。
  31. 一種半導體結構，該半導體結構包括：一基板，該基板包括複數個鰭狀物及複數個V形渠溝，該複數個V形渠溝中之每一V形渠溝具有由一鰭狀物界定之若干側壁且分離該複數個鰭狀物中的每一鰭狀物。
  32. 如請求項31之半導體結構，其中該複數個鰭狀物包括複數個矽鰭狀物。
  33. 如請求項31之半導體結構，其進一步包括該複數個V形渠溝中的一閘氧化物。
  34. 如請求項31之半導體結構，其中實質上由一閘氧化物填 充該複數個V形渠溝，且一閘極材料與該複數個鰭狀物的側壁接觸。
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