KR102604564B1 - 자기 정렬 게이트 에지 트라이게이트 및 finfet 디바이스들 - Google Patents

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비스와짓 구하
타히르 가니
크리스토퍼 엔. 케니언
레오나드 피. 굴러
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Abstract

자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들 및 자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들을 제조하는 방법들이 설명된다. 일 예에서, 반도체 구조체는 기판 위에 배치되고 트렌치 분리 영역의 최상부 표면을 통해 돌출되는 복수의 반도체 핀을 포함한다. 게이트 구조체는 복수의 반도체 핀에 걸쳐 배치된다. 게이트 구조체는 복수의 반도체 핀 각각에 채널 영역을 정의한다. 소스 및 드레인 영역들은 게이트 구조체의 대향 측면들에서, 복수의 반도체 핀 각각의 채널 영역들의 대향 단부들 상에 있다. 반도체 구조체는 또한 복수의 게이트 에지 분리 구조체를 포함한다. 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 복수의 반도체 핀 중 개별적인 반도체 핀들과 교호한다.

Description

자기 정렬 게이트 에지 트라이게이트 및 FINFET 디바이스들
본 발명의 실시예들은 반도체 디바이스들 및 처리의 분야에 속하고, 특히, 자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들 및 자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들을 제조하는 방법들의 분야에 속한다.
지난 수십 년 동안, 집적 회로들 내의 피쳐들의 스케일링은 계속 증가하는 반도체 산업 뒤에서 구동력이었다. 점점 작아지는 피쳐들에 대한 스케일링은 반도체 칩들의 제한된 리얼 에스테이트(real estate) 상의 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩 상에 증가된 수의 메모리 또는 로직 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 제품의 제조로 이어진다. 그러나, 항상 많은 용량을 위한 드라이브는 문제를 갖지 않는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성은 점점 더 중요해진다.
집적 회로 디바이스들의 제조에서, 트라이게이트 트랜지스터들과 같은 멀티 게이트 트랜지스터들은 디바이스 치수들이 계속 축소됨에 따라 더 유행하고 있다. 종래의 공정들에서, 트라이게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들과 실리콘 온 인슐레이터 기판들 중 어느 하나 상에 제조된다. 일부 사례들에서, 벌크 실리콘 기판들은 그들의 더 낮은 비용으로 인해 그리고 그들이 덜 복잡한 트라이게이트 제조 공정을 가능하게 하기 때문에 바람직하다.
그러나, 멀티 게이트 트랜지스터들을 스케일링하는 것은 영향이 없는 것은 아니었다. 마이크로전자 회로의 이러한 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 수 자체가 증가됨에 따라, 이러한 빌딩 블록들을 패턴화하기 위해 사용되는 리소그래픽 공정들에 관한 제약들은 압도적이었다. 특히, 반도체 스택에 패턴화되는 피쳐의 최소 치수(임계 치수)와 그러한 피쳐들 간의 간격 사이에 트레이드-오프가 있을 수 있다.
도 1은 단부 대 단부 간격을 수용하는 핀 기반 반도체 디바이스들을 포함하는 레이아웃의 평면도를 예시한다.
도 2a 내지 도 2d는 종래의 finFET 또는 트라이게이트 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 3a 내지 도 3d는 finFET 또는 트라이게이트 디바이스들에 대한 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 4a 내지 도 4c는 종래의 finFET 또는 트라이게이트 구조체들의 다양한 평면도 및 단면도를 예시한다.
도 5는 본 발명의 일 실시예에 따라, 자기 정렬 게이트 에지 공정 제조 방식을 사용하여 제조되는 finFET 또는 트라이게이트 디바이스의 단면도를 예시한다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 다른 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 다른 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 8a는 본 발명의 일 실시예에 따라, 자기 정렬 게이트 에지 분리를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 8b는 본 발명의 일 실시예에 따라, 도 8a의 반도체 디바이스의 a-a' 축을 따라 취해지는 평면도를 예시한다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 다른 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 10은 발명의 일 실시예의 일 구현에 따라 컴퓨팅 디바이스를 예시한다.
도 11은 발명의 하나 이상의 실시예를 포함하는 인터포저를 예시한다.
자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들 및 자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들을 제조하는 방법들이 설명된다. 이하의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 구체적 통합 및 재료 체제들과 같은 다수의 구체적 상세들이 제시된다. 본 발명의 실시예들이 이러한 구체적 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 분명할 것이다. 다른 사례들에서, 집적 회로 디자인 레이아웃들과 같은 널리 공지된 피쳐들은 본 발명의 실시예들을 불필요하게 모호하지 않도록 상세히 설명되지 않는다. 더욱이, 도면들에 도시된 다양한 실시예들이 예시적 표현들이고 반드시 축척에 따라 도시되는 것은 아니라는 점이 이해되어야 한다.
특정 용어들은 또한 참조의 목적만을 위해 이하의 설명에 사용될 수 있고, 따라서 제한적이도록 의도되지 않는다. 예를 들어, "상부", "하부", "위", 및 "아래"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 언급한다. "전면", "후면", "배면", 및 "측면"과 같은 용어들은 논의 중인 구성요소를 설명하는 문서 및 연관된 도면들을 참조하여 분명해지는 일관되지만 임의적 좌표계(frame of reference) 내에서 구성요소의 부분들의 배향 및/또는 위치를 설명한다. 그러한 용어들은 위에 구체적으로 언급된 단어들, 그것의 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
본 발명의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 하나 이상의 게이트 에지 구조체들을 (예를 들어, 게이트 분리 영역들로서) 갖는 반도체 구조체들 또는 디바이스들에 관한 것이다. 하나 이상의 실시예는 그러한 게이트 전극 구조체들에 대한 로컬 인터커넥트들의 제조에 관한 것이다. 부가적으로, 자기 정렬 방식으로 게이트 에지 분리 구조체들을 제조하는 방법들이 또한 설명된다. 하나 이상의 실시예에서, 자기 정렬 게이트 에지 구조체들은 상보형 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 디바이스들에 기초하여 로직 트랜지스터들을 위해 제조된다.
맥락을 제공하기 위해, 게이트 단부캡 및 트렌치 컨택트(trench contact)(TCN) 단부캡 영역들의 스케일링은 트랜지스터 레이아웃 면적 및 밀도를 개선하는 것에 대해 중요한 기여자들이다. 게이트 및 TCN 단부캡 영역들은 반도체 디바이스들의 확산 영역/핀들의 게이트 및 TCN 오버랩을 언급한다. 일 예로서, 도 1은 단부 대 단부 간격을 수용하는 핀 기반 반도체 디바이스들을 포함하는 레이아웃(100)의 평면도를 예시한다. 도 1을 참조하면, 제1(102) 및 제2(104) 반도체 디바이스들은 각각 반도체 핀들(106 및 108)에 기초한다. 각각의 디바이스(102 및 104)는 각각 게이트 전극(110 또는 112)을 갖는다. 부가적으로, 각각의 디바이스(102 및 104)는 각각 핀들(106 및 108)의 소스 및 드레인 영역들에서, 각각 트렌치 컨택트들(TCNs)(114 및 116)을 갖는다. 게이트 전극들(110 및 112) 및 TCN들(114 및 116)은 단부캡 영역을 각각 가지며, 단부캡 영역은 각각 대응하는 핀들(106 및 108)에서 떨어져서 위치된다.
도 1을 다시 참조하면, 전형적으로, 게이트 및 TCN 단부캡 치수들은 최악의 경우의 마스크 미스레지스트레이션에 대해 강건한 트랜지스터 동작을 보장하기 위해 마스크 레지스트레이션 에러를 위한 공차를 포함해야 하므로, 단부 대 단부 간격(118)을 남긴다. 따라서, 트랜지스터 레이아웃 밀도를 개선하는 것에 중대한 다른 중요한 디자인 규칙은 서로 대면하는 2개의 인접 단부캡 사이의 간격이다. 그러나, "2*단부캡 + 단부 대 단부 간격"의 파라미터들은 새로운 기술들에 대한 스케일링 요건들을 충족하기 위해 리소그래픽 패턴화를 사용하여 스케일링하는 것을 점점 더 어렵게 하고 있다. 특히, 마스크 레지스트레이션 에러를 감안하도록 요구되는 부가 단부캡 길이는 또한 TCN과 게이트 전극들 사이의 더 긴 오버랩 길이로 인해 게이트 커패시턴스 값들을 증가시키며, 그것에 의해 제품 동적 에너지 소비를 증가시키고 성능을 저하시킨다. 이전 해결법들은 단부캡 치수 및 단부캡 대 단부캡 간격 둘 다의 축소를 가능하게 하기 위해 레지스트레이션 버짓 및 패턴화 또는 분해능 개선들을 개선하는 것에 초점을 맞추었다.
본 발명의 일 실시예에 따라, 마스크 레지스트레이션을 감안하는 임의의 요구 없이 반도체 핀의 자기 정렬 게이트 단부캡 및 TCN 오버랩을 제공하는 접근법들이 설명된다. 하나의 그러한 실시예에서, 일회용 스페이서는 게이트 단부캡 및 컨택트 오버랩 치수들을 결정하는 반도체 핀 에지들 상에 제조된다. 스페이서 정의 단부캡 공정은 게이트 및 TCN 단부캡 영역들이 반도체 핀에 자기 정렬될 수 있게 하고, 따라서, 추가 단부캡 길이가 마스크 미스레지스트레이션을 책임지는 것을 필요로 하지 않는다. 더욱이, 본원에 설명되는 접근법들은 게이트 및 TCN 단부캡/오버랩 치수들이 고정된 채로 있으므로 이전에 요구된 단계들에서 리소그래픽 패턴화를 필요로 하지 않아서, 전기 파라미터들의 디바이스 대 디바이스 가변성의 개선(즉, 감소)으로 이어진다.
나란한 비교를 제공하기 위해, 도 2a 내지 도 2d는 종래의 finFET 또는 트라이게이트 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시하는 반면에, 도 3a 내지 도 3d는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 2a 및 도 3a를 참조하면, 벌크 단결정 실리콘 기판과 같은 벌크 반도체 기판(200 또는 300)이 제공되어 핀들(202 또는 302)이 각각 그 안에서 에칭되게 한다. 일 실시예에서, 핀들은 벌크 기판(200 또는 300)에 직접 형성되고, 그에 따라, 벌크 기판(200 또는 300)과 연속적으로 형성된다. 기판(200 또는 300) 내에서, 얕은 트렌치 분리 구조체들이 핀들 사이에 형성될 수 있다는 점이 이해되어야 한다. 도 3a를 참조하면, 실리콘 질화물 하드마스크 층과 같은 하드마스크 층(304), 및 실리콘 이산화물 층과 같은 패드 산화물 층(306)은 핀들(302)을 형성하기 위한 패턴화 후에 핀들(302) 위에 남아 있다. 대조적으로, 도 2a를 참조하면, 그러한 하드마스크 층 및 패드 산화물 층은 제거되었다.
도 2b를 참조하면, 더미 또는 영구 게이트 유전체 층(210)은 반도체 핀들(202)의 노출된 표면들 상에 형성되고, 더미 게이트 층(212)은 최종 구조체에 걸쳐 형성된다. 대조적으로, 도 3b를 참조하면, 더미 또는 영구 게이트 유전체 층(310)은 반도체 핀들(302)의 노출된 표면들 상에 형성되고, 더미 스페이서들(312)은 최종 구조체에 인접하여 형성된다.
도 2c를 참조하면, 게이트 단부캡 커트 패턴화가 수행되고 분리 영역들(214)이 최종 패턴화된 더미 게이트 단부들(216)에 형성된다. 종래의 공정 방식에서, 더 큰 게이트 단부캡은 화살표 영역들(218)에 의해 도시된 바와 같이, 게이트 마스크 미스레지스트레이션을 감안하기 위해 제조될 수 있다. 대조적으로, 도 3c를 참조하면, 자기 정렬 분리 영역들(314)은 예를 들어, 퇴적 및 평탄화에 의해, 도 3b의 구조체에 걸쳐 분리 층을 제공함으로써 형성된다. 하나의 그러한 실시예에서, 자기 정렬 게이트 단부캡 공정은 도 2c 및 도 3c에서 비교되는 바와 같이 마스크 레지스트레이션을 위한 추가 공간을 필요로 하지 않는다.
도 2d를 참조하면, 도 2c의 더미 게이트 전극(212)은 영구 게이트 전극들로 대체된다. 더미 게이트 유전체 층의 사용의 경우에, 그러한 더미 게이트 유전체 층은 또한 이러한 공정에서 영구 게이트 유전체 층에 의해 대체될 수 있다. 도시된 구체적 예에서, 이중 금속 게이트 대체 공정은 제1 반도체 핀(202A)에 걸쳐 N-형 게이트 전극(220)을 제공하고 제2 반도체 핀(202B)에 걸쳐 P-형 게이트 전극(222)을 제공하기 위해 수행된다. N-형 게이트 전극(220) 및 P-형 게이트 전극(222)은 게이트 에지 분리 구조체들(214) 사이에 형성되지만, 그들이 만나는 곳에서 P/N 접합부(224)를 형성한다. P/N 접합부(224)의 정확한 위치는 화살표 영역(226)에 의해 도시된 바와 같이, 미스레지스트레이션에 따라, 변할 수 있다.
대조적으로, 도 3d를 참조하면, 하드마스크 층(304) 및 패드 산화물 층(306)이 제거되고, 도 3c의 더미 스페이서들(312)은 영구 게이트 전극들로 대체된다. 더미 게이트 유전체 층의 사용의 경우에, 그러한 더미 게이트 유전체 층은 또한 이러한 공정에서 영구 게이트 유전체 층에 의해 대체될 수 있다. 도시된 구체적 예에서, 이중 금속 게이트 대체 공정은 제1 반도체 핀(302A)에 걸쳐 N-형 게이트 전극(320)을 제공하고 제2 반도체 핀(302B)에 걸쳐 P-형 게이트 전극(322)을 제공하기 위해 수행된다. N-형 게이트 전극(320) 및 P-형 게이트 전극(322)은 게이트 에지 분리 구조체들(314) 사이에 형성되고, 또한 이 분리 구조체들에 의해 분리된다.
도 2d를 다시 참조하면, 로컬 인터커넥트(240)는 P/N 접합부(224) 주위에 전도성 경로를 제공하기 위해 N-형 게이트 전극(220) 및 P-형 게이트 전극(322)과 접촉하도록 제조될 수 있다. 마찬가지로, 도 3d를 참조하면, 로컬 인터커넥트(340)는 N-형 게이트 전극(320) 및 P-형 게이트 전극(322)과 접촉하도록 제조될 수 있어서 그 사이에 개재 분리 구조체(314)에 걸쳐 전도성 경로를 제공한다. 도 2d 및 도 3d를 둘 다 참조하면, 하드마스크(242 또는 342)는 각각 로컬 인터커넥트(240 또는 340) 상에 형성될 수 있다. 도 3d를 참조하면, 특히, 일 실시예에서, 로컬 인터커넥트(340)의 연속성은 게이트 라인을 따르는 전기 컨택트의 단절이 요구되는 경우들에서 유전체 플러그(350)에 의해 중단된다.
본 발명의 하나 이상의 실시예에 따라, 자기 정렬 게이트 단부캡(self-aligned gate endcap)(SAGE) 처리 방식은 추가 길이가 마스크 미스레지스트레이션을 책임지는 것을 필요로 하는 것 없이 핀들에 자기 정렬되는 게이트/트렌치 컨택트 단부캡들의 형성을 수반한다. 따라서, 실시예들은 트랜지스터 레이아웃 면적의 축소를 가능하게 하기 위해 구현될 수 있다. 더욱이, 신축적 핀 높이(예를 들어, 멀티 Hsi) 공정은 전력 및 성능을 위한 상이한 셀들의 독립적인 최적화를 가능하게 할 것이다. 피쳐들 둘 다를 가능하게 하는 통합된 공정 흐름은 장래의 CMOS 기술에 대한 스케일링 및 성능 도전들을 충족시키기 위해 구현될 수 있다. 본원에 설명되는 실시예들은 게이트 에지 분리 구조체들의 제조를 수반할 수 있으며, 이 분리 구조체들은 또한 게이트 벽들로 언급될 수 있다.
추가 맥락을 제공하기 위해, 게이트 단부캡 스케일링이 전형적으로 리소그래피 미스레지스트레이션 마진 및 에치 비아들에 의해 제한되고, 불충분한 트랜지스터 밀도 및 증가된 게이트 커패시턴스에 기여한다는 점이 이해되어야 한다. 예시적 맥락을 제공하기 위해, 도 4a 내지 도 4c는 종래의 finFET 또는 트라이게이트 구조체들의 다양한 평면도 및 단면도를 예시한다.
도 4a를 참조하면, 평면도는 게이트 단부캡 및 단부 대 단부 간격을 증명하기 위해 도시된다. 복수의 게이트(402)는 복수의 핀(400)에 걸쳐 있다. 게이트 라인에서의 단절들은 단부캡들(404)로 도시된다. 게이트 벽들 없이, 단부캡들 사이의 간격이 변할 수 있다. 도 4b는 종래의 얕은 트렌치 분리 리세싱 후에 도시되는, 기판(416)으로부터 형성되는 단일 핀(410)의 단면도이다. 핀(410)은 하부 핀 부분(412) 및 상부 핀 부분(414)을 갖는다. 상부 핀 부분(414)은 트렌치 분리 영역(418)의 최상부 표면 위에 돌출되는 부분이고, 높이(Hsi)를 갖도록 지정될 수 있다. 산화물 층(420)은 아래에 더 상세히 설명된 바와 같이, 공정의 단계에 따라, 상부 부분 상에 형성될 수 있다. 도 4c는 동일한 방향을 따라 이격되는 복수의 핀의 단면도이다.
본원에 설명되는 하나 이상의 실시예에 따라, 통합된 FINFET 공정 흐름은 자기 정렬 게이트 단부캡(SAGE)을 가능하게 한다. 일 실시예에서, SAGE는 핀들 주위의 제조된 일회용 스페이서들이다. 게이트 단부 대 단부 공간은 SAGE 벽에 의해 정의되며, SAGE 벽은 모든 하류측 공정들에 강건하다. 공정이 자기 정렬 공정이므로, 일 실시예에서, 어떠한 추가 단부캡 마진도 마스크 미스레지스트레이션을 위해 요구되지 않아서, 게이트에 직교하는(orthogonal to gate)(OGD) 스케일링을 가능하게 한다.
예시적 구현으로서, 도 5는 본 발명의 일 실시예에 따라, 자기 정렬 게이트 에지 공정 제조 방식을 사용하여 제조되는 finFET 또는 트라이게이트 디바이스의 단면도를 예시한다.
도 5를 참조하면, 복수의 핀은 기판(416) 위에 하부 부분들(412) 및 상부 부분들(414)을 갖는다. 상부 부분들(414)은 분리 영역(430) 위에 있다. 하부 유전체 영역들(434) 및 상부 유전체 영역들(436)을 포함할 수 있는 복수의 게이트 에지 분리 구조체(432)는 핀들 사이에 배치된다. 게이트 단부캡 간격(438)은 이웃 핀과 게이트 에지 분리 구조체(432) 사이에 제공된다.
본원에 설명되는 실시예들은 CMOS 공정 흐름에서 자기 정렬 게이트 단부캡(SAGE)의 통합을 제공하기 위해 구현될 수 있다. SAGE는 게이트 단부캡을 축소하고, 게이트 커패시턴스를 감소시키고 공정 변화들을 감소시킴으로써 트랜지스터 스케일링을 가능하게 할 수 있다. 이전 해결법들은 게이트 단부캡 및 단부 대 단부 공간 둘 다의 축소를 가능하게 하기 위해 레지스트레이션 버짓 및 패턴화/분해능 개선들을 개선하는 것에 초점을 맞추었다. 그러나, 본원에 설명되는 실시예들은 전체 마스크 카운트의 대응하는 감소에 의해 개선된 트랜지스터 레이아웃 밀도 및 게이트 커패시턴스(예를 들어, 동적 에너지 및 성능 개선)를 목표로 정할 수 있다.
본원에 설명되는 하나 이상의 실시예에 따라, SAGE 공정 흐름의 중요 양태들은 이하를 포함할 수 있지만, 이하에 제한되지 않거나 이하에 의해 한정되지 않는다: (1) 하류측 처리에 강건한, 게이트 단부 대 단부 공간에 자기 정렬 "SAGE 벽"을 구축하는 것, (2) SAGE의 무결성을 절충하지 않는, 패턴화된 얕은 트렌치 분리(shallow trench isolation)(STI) 리세스의 삽입을 위한 최상의 위치를 결정하는 것, (3) 폴리 에치 동안 강건한 보호를 위한 핀 해트(fin-hat) ILD의 선택적 산화를 포함하는 더미 산화물 처리, 또는 (4) 게이트 단부캡 공간 내의 보이드없는 폴리 퇴적.
제1 처리 방식에서, SAGE는 STI 리세싱 후에 구현된다. 예시적 흐름으로서, 도 6a 내지 도 6f는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 다른 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 6a를 참조하면, 단결정 기판으로부터 형성되는 복수의 단결정 실리콘 핀과 같은 복수의 반도체 핀(602)은 기판(600) 위에 형성된다. 일 실시예에서, 재료 스택은 각각의 핀(602) 위에 배치된다. 하나의 그러한 예시적 실시예에서, 재료 스택은 실리콘 질화물 하드마스크와 같은 최상부 하드마스크(604)를 포함한다. 최상부 하드마스크(604)는 실리콘 산화물 버퍼 하드마스크와 같은 버퍼 하드마스크(606) 상에 배치된다. 최상부 하드마스크(604) 및 버퍼 하드마스크(606)는 다결정 실리콘 패턴화 필름과 같은 패턴화 필름(608) 위에 배치된다. 탄소 도핑된 상단 핀 하드마스크와 같은 상단 핀 하드마스크(610)는 패턴화 필름(608)과 복수의 핀(602) 사이에 배치된다. 모든 핀들이 동일한 높이(Hsi)를 갖는 것으로 도시되지만, 핀 높이들(예를 들어, 멀티 Hsi)이 성능 요구에 기초하여 변화될 수 있다는 점이 이해되어야 한다.
도 6b를 참조하면, 실리콘 산화물 트렌치 분리 영역과 같은 트렌치 분리 영역(612)은 복수의 반도체 핀(602)의 하부 부분들에 측방으로 인접하여 형성된다. 트렌치 분리 영역(612)은 복수의 반도체 핀(602)의 상부 부분들 아래에 최상부 표면을 갖는다. 일 실시예에서, 트렌치 분리 영역(612)은 실리콘 산화물 재료를 블랭킷 퇴적하고, 블랭킷 퇴적된 실리콘 산화물 재료를 평탄화하고, 다음에 복수의 반도체 핀(602)의 최상부 표면들 아래에 블랭킷 퇴적된 실리콘 산화물 재료를 리세싱함으로써 형성된다. 일 실시예에서, 최상부 하드마스크(604) 및 버퍼 하드마스크(606)는 도 6b에 도시된 바와 같이, 트렌치 분리 영역(612)의 형성 동안 제거된다.
도 6c를 참조하면, 비정질 실리콘 스페이서들과 같은 희생 스페이서들(616)은 복수의 반도체 핀(602) 각각의 상부 부분들의 측벽들에 인접하여 그리고 복수의 반도체 핀(602) 위에 남아 있는 재료들에 인접하여 형성된다. 일 실시예에서, 컨포멀 퇴적 및 이방성 에치 공정은 희생 스페이서들(616)을 형성하기 위해 사용된다. 하나의 그러한 실시예에서, 측벽 부분들(618)은 도시된 바와 같이, 핀들에 걸쳐 연속 연결 부분(620)과 함께 형성된다. 그러나, 다른 실시예들에서, 연속 연결 부분(620)은 희생 스페이서들(616)의 형성에서 유지되지 않는다. 일 실시예에서, 희생 스페이서들(616) 전에, 핀들의 노출된 부분들이 산화된다. 예를 들어, 일 실시예에서, 패턴화 필름(608)의 노출된 부분들 및 핀들(602)의 노출된 부분들은 도 6c에 도시된 바와 같이, 각각 산화물 층(614A) 및 산화물 층(614B)을 형성하기 위해 산화된다.
도 6d를 참조하면, 복수의 게이트 에지 분리 구조체(626)은 희생 스페이서들(616) 사이에 형성된다. 일 실시예에서, 도시된 바와 같이, 복수의 게이트 에지 분리 구조체(626) 각각은 하부 유전체 부분(628) 및 하부 유전체 부분(628) 상의 유전체 캡(630)을 포함한다. 유전체 캡(630)은 게이트 에지 분리 구조체들(626)의 하부 유전체 부분(628)과는 별개이고 이와 구분된다. 일 실시예에서, 복수의 게이트 에지 분리 구조체(626)는 하부 유전체 부분들(628)을 제공하기 위해, 실리콘 질화물 층과 같은 제1 유전체 재료를 퇴적하고 다음에 리세싱함으로써 형성된다. 그 다음, 금속 산화물 재료(예를 들어, 하프늄 산화물)와 같은 유전체 캡 재료는 하부 유전체 부분들(628) 위의 리세싱된 영역들에 형성된다. 유전체 캡 재료는 유전체 캡(630)을 형성하기 위해 평탄화될 수 있거나 유전체 캡(630)을 직접 제공하기 위해 상방으로 성장될 수 있다. 전자의 경우의 일 실시예에서, 연속 부분(620)(존재하면) 및 산화물 층(614A)의 최상부 표면(존재하면)는 도 6d에 도시된 바와 같이, 패턴화 필름(608)을 노출하기 위해 평탄화 공정 동안 제거된다.
도 6d를 다시 참조하면, 일 실시예에서, 복수의 게이트 에지 분리 구조체(626)를 형성하기 전에, 트렌치 분리 영역(612)의 노출된 부분들은 토포그래픽 트렌치 분리 영역(622)을 제공하기 위해 리세싱된다. 특히, 리세스들(625)은 트렌치 분리 영역(612)의 노출된 부분들의 위치들에 형성된다. 리세스들(625)은 트렌치 분리 영역(612)의 최상부 표면(624) 아래에 있으며, 이제 토포그래픽 트렌치 분리 영역(622)에 있다. 일 실시예에서, 복수의 게이트 에지 분리 구조체(626)는 리세스들(625)에 형성되고, 그와 같이, 트렌치 분리 영역(612)의 최상부 표면(624) 아래에 형성되며, 이제 토포그래픽 트렌치 분리 영역(622)에 있다. 특정 실시예에서, 게이트 에지 분리 구조체들(626)은 리세스들(625)에 형성됨으로써 구조적으로 정착된다.
도 6e를 참조하면, 희생 스페이서들(616)이 제거된다. 일 실시예에서, 희생 스페이서들(616)은 습식 에치 또는 건식 에치 공정에 의해 제거된다. 하나의 그러한 실시예에서, 패턴화 필름(608) 및 산화물 층(614A)의 나머지 부분들은 희생 스페이서들(616)의 제거 동안 또는 제거 후에 제거된다. 하나의 그러한 실시예에서, 상단 핀 하드마스크(610)는 이러한 단계에서 노출된다.
도 6f를 참조하면, 게이트 구조체(630)는 도 6e의 구조체에 걸쳐 형성된다. 도 6f의 구조체는 상부 부분들(632) 및 하부 부분들(634)을 가진 복수의 핀(602)을 포함한다. 상부 부분들(632)은 게이트 에지 분리 구조체들(626) 사이에 있지만 이 분리 구조체들보다 더 낮다. 또한, 상부 부분들(632)은 트렌치 분리 영역(612/622)의 최상부 표면(624) 위에 있다. 도 6f에서 유지되는 것으로 도시되지만, 상단 핀 하드마스크(610)가 게이트 구조체(630) 형성 전에 제거될 수 있다는 점이 이해되어야 한다. 다른 실시예들에서, 상단 핀 하드마스크(610)는 트라이게이트 finFET 디바이스를 제공하기 위해 최종 게이트 처리에서 후속적으로 제거될 수 있거나, 이중 게이트 finFET 디바이스를 제공하기 위해 최종적으로 유지될 수 있다. 부가적으로, 산화물 부분들(614B)은 게이트 구조체(630) 형성 전에 제거될 수 있거나, 최종 게이트 처리에서, 예를 들어 대체 게이트 공정에서 나중에 제거될 수 있다.
도 6a 내지 도 6f를 다시 참조하면, 일 실시예에서, SAGE 흐름에 대한 개시 Si 스택은 핀 상단과 하드마스크 사이에 finfet 해트 및 폴리 Si를 갖는다. 처리는 핀 패턴화 및 STI 리세스를 통해 종래의 FINFET 흐름을 따른다. 그 후에, 일회용 스페이서들은 게이트 단부캡 크기를 정의하기 위해 핀들 및 폴리 상단 주위에 퇴적된다. 이것 다음에 단부 대 단부 공간에 낮은 유전체 상수 재료(예를 들어, SiN/SiOCN) 및 에치 저항성 캡(예를 들어, 금속 산화물)을 충전하는 것이 이어지며, 에치 저항성 캡은 SAGE 벽을 함께 형성한다. 일 실시예에서, 벽 코어의 유전체 상수는 프린지 커패시턴스(fringe capacitance)를 최소화하기 위해 낮고, 벽의 상단은 하류측 처리 동안 벽 부식을 최소화하기 위해 에치 저항성 캡을 갖는다. SAGE 평탄화 또는 연마 동작은 핀 위에 벽의 높이를 정의한다. SAGE 연마 동작 후에, 일회용 스페이서들이 제거되고, 핀들은 그 위에 폴리-퇴적되는 보호 산화물 및 게이트에 의해 커버된다.
도 6f까지 설명되고 도 6f를 포함하는 처리 후에, 부가 게이트 구조체(630)가 형성될 수 있다. 그 다음, 일 실시예에서, 게이트 구조체(630)는 게이트 에지 분리 구조체들(626)의 높이 아래의 높이로 리세싱된다. 다른 실시예에서, 게이트 구조체(630)는 우선 대체 게이트 공정을 통해 처리되고 다음에 게이트 에지 분리 구조체들(626)의 높이 아래의 높이로의 리세싱을 최종적으로 받는다. 어느 경우에나, 본 발명의 일 실시예에 따라, 후속 처리 후에, 복수의 게이트 에지 분리 구조체(626)는 예를 들어, 도 3c 및 도 3d와 연관하여 위에 설명된 바와 같이 그리고 도 8a 및 도 8b와 연관하여 아래에 설명된 바와 같이 게이트 구조체(630) 또는 최종 영구 게이트 구조체의 연속성을 세그먼트들로 단절한다.
일 실시예에서, 방법은 예를 들어, 도 3d와 연관하여 위에 설명된 바와 같이 그리고 도 8a와 연관하여 아래에 설명된 바와 같이 게이트 구조체에 걸쳐 그리고 복수의 게이트 에지 분리 구조체에 걸쳐 로컬 인터커넥트를 형성하는 단계를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결한다. 일 실시예에서, 방법은 예를 들어, 도 3d와 연관하여 위에 설명된 바와 같이 그리고 도 8a와 연관하여 아래에 설명된 바와 같이 로컬 인터커넥트의 연속성을 단절하는 하나 이상의 유전체 플러그를 형성하는 단계를 추가로 포함한다.
제2 처리 방식에서, SAGE는 STI 리세싱 전에 구현된다. 예시적 흐름으로서, 도 7a 내지 도 7f는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 다른 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 7a를 참조하면, 단결정 기판으로부터 형성되는 복수의 단결정 실리콘 핀과 같은 복수의 반도체 핀(602)은 기판(600) 위에 형성된다. 일 실시예에서, 재료 스택은 각각의 핀(602) 위에 배치된다. 하나의 그러한 예시적 실시예에서, 재료 스택은 실리콘 질화물 하드마스크와 같은 최상부 하드마스크(604)를 포함한다. 최상부 하드마스크(604)는 실리콘 산화물 버퍼 하드마스크와 같은 버퍼 하드마스크(606) 상에 배치된다. 최상부 하드마스크(604) 및 버퍼 하드마스크(606)는 다결정 실리콘 패턴화 필름과 같은 패턴화 필름(608) 위에 배치된다. 탄소 도핑된 상단 핀 하드마스크와 같은 상단 핀 하드마스크(610)는 패턴화 필름(608)과 복수의 핀(602) 사이에 배치된다. 모든 핀들이 동일한 높이(Hsi)를 갖는 것으로 도시되지만, 핀 높이들(예를 들어, 멀티 Hsi)이 성능 요구에 기초하여 변화될 수 있다는 점이 이해되어야 한다.
도 7b를 참조하면, 트렌치 분리 재료(712)는 복수의 반도체 핀(602)에 걸쳐 형성되고 이 반도체 핀과 컨포멀적이다. 일 실시예에서, 트렌치 분리 재료(712)는 도 7a의 구조체에 걸쳐 실리콘 산화물 재료의 컨포멀 퇴적에 의해 형성된다.
도 7c를 참조하면, 복수의 게이트 에지 분리 구조체(726)는 트렌치 분리 재료(712)의 영역들 사이에 형성된다. 일 실시예에서, 도시된 바와 같이, 복수의 게이트 에지 분리 구조체(726) 각각은 하부 유전체 부분(728) 및 하부 유전체 부분(728) 상의 유전체 캡(730)을 포함한다. 유전체 캡(730)은 게이트 에지 분리 구조체들(726)의 하부 유전체 부분(728)과는 별개이고 이와 구분된다. 일 실시예에서, 복수의 게이트 에지 분리 구조체(726)는 하부 유전체 부분들(728)을 제공하기 위해, SiN 층, SiCN 층, SiOCN 층, SiOC 층, 또는 SiC 층과 같은 제1 유전체 재료를 퇴적하고 다음에 리세싱함으로써 형성된다. 일 실시예에서, 제1 유전체 재료는 실리콘 질화물 층이다. 그 다음, 금속 산화물 재료(예를 들어, 하프늄 산화물, 하프늄 알루미늄 산화물, 또는 알루미늄 산화물)와 같은 유전체 캡 재료는 하부 유전체 부분들(728) 위의 리세싱된 영역들에 형성된다. 일 실시예에서, 금속 산화물 재료는 하프늄 산화물이다. 다른 실시예에서, 유전체 캡 재료는 낮은 k 유전체 재료이다. 유전체 캡 재료는 유전체 캡(730)을 형성하기 위해 평탄화될 수 있거나 유전체 캡(730)을 직접 제공하기 위해 상방으로 성장될 수 있다. 전자의 경우의 일 실시예에서, 상부 층들은 도 7c에 도시된 바와 같이, 패턴화 필름(608)을 노출하기 위해 평탄화 공정 동안 제거된다. 부가적으로, 트렌치 분리 재료(712)는 핀들에 걸친 부분들이 제거되므로 이제 불연속 트렌치 분리 재료(721)이다. 그와 같이 제조되지 않지만, 게이트 에지 분리 구조체들(726)은 트렌치 분리 재료(721)의 "리세스들"(725) 내에 효과적으로 리세싱된다.
도 7d를 참조하면, 복수의 게이트 에지 분리 구조체(726)를 형성한 다음에, 트렌치 분리 재료(721)는 트렌치 분리 영역(722)을 형성하기 위해 리세싱된다. 트렌치 분리 재료(721)의 최상부 표면(724)은 핀들(602)의 상부 부분 아래에 있지만 게이트 에지 분리 구조체들(726)이 형성되는 "리세스들"(725) 위에 있다. 특정 실시예에서, 게이트 에지 분리 구조체들(726)은 리세스들(725)에 형성됨으로써 구조적으로 정착된다.
도 7e를 참조하면, 패턴화 필름(608)이 제거된다. 일 실시예에서, 패턴화 필름(608)은 건식 에치 공정 또는 습식 에치 공정을 사용하여 제거된다. 하나의 그러한 실시예에서, 상단 핀 하드마스크(610)은 도 7e에 도시된 바와 같이, 이러한 단계에서 노출된다. 임의로, 산화물 부분들(714B)은 또한 도 7e에 도시된 바와 같이, 핀들(602)의 노출된 표면들에 형성될 수 있다.
도 7f를 참조하면, 게이트 구조체(630)는 도 7e의 구조체에 걸쳐 형성된다. 도 7f의 구조체는 상부 부분들(632) 및 하부 부분들(634)을 가진 복수의 핀(602)을 포함한다. 상부 부분들(632)은 게이트 에지 분리 구조체들(626) 사이에 있지만 이들보다 더 낮다. 또한, 상부 부분들(632)은 트렌치 분리 영역(722)의 최상부 표면(724) 위에 있다. 도 7f에 유지되는 것으로 도시되지만, 상단 핀 하드마스크(610)가 게이트 구조체(730) 형성 전에 제거될 수 있다는 점이 이해되어야 한다. 다른 실시예들에서, 상단 핀 하드마스크(610)는 트라이게이트 finFET 디바이스를 제공하기 위해 최종 게이트 처리에서 나중에 제거될 수 있거나, 이중 게이트 finFET 디바이스를 제공하기 위해 최종적으로 유지될 수 있다. 부가적으로, 산화물 부분들(714B)은 게이트 구조체(730) 형성 전에 제거될 수 있거나, 최종 게이트 처리, 예를 들어 대체 게이트 공정에서 나중에 제거될 수 있다.
도 7a 내지 도 7f를 다시 참조하면, 일 실시예에서, 이러한 공정에 대한 개시 스택은 도 6a와 연관하여 설명된 것과 동일하다. 그러나, 일회용 유전체 스페이서들은 핀 패턴화 직후에 퇴적된다. 이것 다음에 SAGE 벽 필름 퇴적 및 SAGE 연마가 이어진다. 어떠한 STI 연마도 이러한 흐름에서 요구되지 않는다는 점이 이해되어야 한다. SAGE 벽 연마 다음에 STI 리세스가 이어져서 Hsi를 정의한다. 또한 공정은 핀들이 서로 가까운 어떤 디자인 규칙 디바이스들에서 병합된 SAGE 스페이서 퇴적을 수반할 수 있다는 점이 이해되어야 한다. 일 실시예에서, 이러한 제2 공정 흐름의 장점은 SAGE 벽이 STI로 깊게 매립되는 것을 포함할 수 있고, 따라서, SAGE 벽 무결성은 제1 처리 방식에 비해 개선될 수 있다.
도 7f까지 포함하여 설명된 처리 후에, 부가 게이트 구조체(730)가 형성될 수 있다. 그 다음, 일 실시예에서, 게이트 구조체(730)는 게이트 에지 분리 구조체들(726)의 높이 아래의 높이로 리세싱된다. 다른 실시예에서, 게이트 구조체(730)는 우선 대체 게이트 공정을 통해 처리되고 다음에 게이트 에지 분리 구조체들(726)의 높이 아래의 높이로의 리세싱을 최종적으로 받는다. 어느 경우에나, 본 발명의 일 실시예에 따라, 후속 처리 후에, 복수의 게이트 에지 분리 구조체(726)는 예를 들어, 도 3c 및 도 3d와 연관하여 위에 설명된 바와 같이 그리고 도 8a 및 도 8b와 연관하여 아래에 설명된 바와 같이 게이트 구조체(730) 또는 최종 영구 게이트 구조체의 연속성을 세그먼트들로 단절한다.
일 실시예에서, 방법은 예를 들어, 도 3d와 연관하여 위에 설명된 바와 같이 그리고 도 8a와 연관하여 아래에 설명된 바와 같이, 게이트 구조체에 걸쳐 그리고 복수의 게이트 에지 분리 구조체에 걸쳐 로컬 인터커넥트를 형성하는 단계를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결한다. 일 실시예에서, 방법은 예를 들어, 도 3d와 연관하여 위에 설명된 바와 같이 그리고 도 8a와 연관하여 아래에 설명된 바와 같이 로컬 인터커넥트의 연속성을 단절하는 하나 이상의 유전체 플러그를 형성하는 단계를 추가로 포함한다.
양 SAGE 공정들(6a 내지 6f 및 7a 내지 7f)에 관련된 본 발명의 일 실시예에 따라, 유전체 층은 핀들(핀 해트)의 위에 형성되며, 그것은 폴리 에치 동안 핀을 보호한다. 핀 해트 층은 STI 리세스 처리에 견디어 내기 위해 질소 및 탄소 풍부 재료 상에 구성될 수 있다. 그러나, 폴리 에치 처리는 O-풍부 유전체들에 비해 많은 선택도를 갖는 경향이 있다. 일 실시예에서, 핀 해트 층은 높은 도우즈, 낮은 에너지 O-임플란트에 의해 Si 산화물로 "부분적으로 전환"된다. 이러한 공정은 폴리 에치 동안 핀 상단 상에서 보호를 증가시키기 위해 구현될 수 있으며, 그것은 전형적으로 흐름의 가장 약한 단계이다. 핀 해트 층은 또한 "충분히 산화"될 수 있으며, 그것은 FINFET에서 트라이게이트까지 디바이스 아키텍처를 변경하기 위해 사용될 수 있다.
더 일반적으로, 본원에 설명되는 하나 이상의 실시예는 면적 스케일링, 커패시턴스의 감소, 및/또는 게이트 커트 마스크들과 같은 다양한 중대한 프런트 엔드 마스크들의 제거를 위한 방안을 제공한다. 하나의 그러한 실시예에서, 최소 트랜지스터의 폭은 본원에 설명되는 접근법들 중 하나 이상을 구현함으로써 30%까지 감소될 수 있다. 더 작은 트랜지스터 크기는 게이트와 TCN 사이의 커패시턴스 및 다른 기생 커패시턴스들을 감소시킨다. 일 실시예에서, 어떠한 추가 마스크 단계들도 단부캡들, 컨택트들 및 로컬 인터커넥트 라인들을 생성하기 위해 요구되지 않으므로 표준 공정에서 그러한 피쳐들을 위해 요구되는 많은 마스크들이 제거된다.
더 구체적으로, 위에 설명된 하나 이상의 실시예의 중요 피쳐들은 이하 중 하나 이상을 포함할 수 있다: (1) 게이트 단부캡은 핀 에지에서 분리 에지까지의 거리이다. 이러한 거리는 스페이서 폭에 의해 정의되고 모든 트랜지스터들에 대한 동일한 크기이다. 어떠한 리소그래픽 패턴화도 단부캡을 정의하기 위해 요구되지 않으므로 단부캡에 마스크 레지스트레이션을 감안할 필요가 없다. (2) 핀의 TCN 오버랩은 스페이서 폭에 의해 결정되고 또한 마스크 레지스트레이션에 영향을 받지 않는다. (3) 로컬 인터커넥트 라인들은 트랜지스터 분리 벽들 위에 게이트 패턴화 라인들을 이용함으로써 게이트 및 TCN에 자기 정렬된다. 실시예들은 예를 들어, 트랜지스터 레이아웃 밀도 및 게이트 커패시턴스(동적 에너지 및 성능 개선)를 개선하고 전체 마스크 카운트를 감소시키기 위해 7nm 노드 발생에 적용가능할 수 있다.
상기 예시적 처리 방식들에서 기인하는 구조체들이 후속 처리 동작들이 PMOS 및 NMOS 디바이스 제조와 같은 디바이스 제조를 완료하도록 동일 또는 유사한 형태로 사용될 수 있다는 점이 이해되어야 한다. 완성된 디바이스의 일 예로서, 도 8a 및 도 8b는 본 발명의 일 실시예에 따라, 그리고 도 6f 또는 도 7f와 연관하여 설명되는 구조체 상에 구축하는 바와 같이, 자기 정렬 게이트 에지 분리를 갖는 비평면 반도체 디바이스의 단면도 및 평면도(단면도의 a-a' 축을 따라 취해짐)를 각각 예시한다.
도 8a를 참조하면, 반도체 구조체 또는 디바이스(800)는 기판(802)으로부터 형성되고, 분리 영역(806) 내에 형성되는 비평면 활성 영역들(예를 들어, 돌출 핀 부분(804) 및 서브핀 영역(805)을 포함하는 핀 구조체들)을 포함한다. 게이트 구조체들(808)은 분리 영역(806)의 일부에 걸칠 뿐만 아니라 비평면 활성 영역들의 돌출 부분들(804)에 걸쳐 배치된다. 도시된 바와 같이, 게이트 구조체들(808)은 게이트 전극(850) 및 게이트 유전체 층(852)을 포함한다. 일 실시예에서, 도시되지 않지만, 게이트 구조체들(808)은 또한 유전체 캡 층을 포함할 수 있다.
게이트 구조체들(808)은 자기 정렬 게이트 에지 분리 구조체들(820)에 의해 분리된다. 본 발명의 일 실시예에 따라, 자기 정렬 게이트 에지 분리 구조체들(820) 각각은 도 8a에 도시된 바와 같이, 분리 영역(806)의 최상부 표면(897) 아래에 리세싱된다. 로컬 인터커넥트(854)는 인접 게이트 구조체들(808)을 결합한다. 본 발명의 일 실시예에 따라, 유전체 플러그들(899)은 또한 도 8a에 도시된 바와 같이, 로컬 인터커넥트(854)의 연속성을 단절하기 위해 포함될 수 있다.
게이트 컨택트(814), 및 오버라잉 게이트 컨택트 비아(816)는 또한 오버라잉 금속 인터커넥트(860)와 함께, 이러한 관점에서 보여지며, 그 전부는 층간 유전체 스택들 또는 층들(870)에 배치된다. 또한 도 8a의 관점에서 보여지는 바와 같이, 게이트 컨택트(814)는 일 실시예에서, 비평면 활성 영역들에 걸쳐 배치된다. 또한 도 8a에 도시된 바와 같이, 계면(880)은 돌출 핀 부분들(804) 및 서브핀 영역들(805)의 도핑 프로파일 사이에 존재하지만, 다른 실시예들은 이러한 영역들 사이의 도핑 프로파일에서 그러한 계면을 포함하지 않는다.
도 8b를 참조하면, 게이트 구조체들(808)은 자기 정렬 게이트 에지 분리 구조체들(820)에 의해 분리되는 것, 돌출 핀 부분들(804)에 걸쳐 배치되는 것으로 도시된다. 돌출 핀 부분들(804)의 소스 및 드레인 영역들(804A 및 804B)은 이러한 관점에서 도시되지만, 이러한 영역들이 트렌치 컨택트 구조체들과 오버래핑된다는 점이 이해되어야 한다. 일 실시예에서, 소스 및 드레인 영역들(804A 및 804B)은 돌출 핀 부분들(804)의 원래 재료의 도핑된 부분들이다. 다른 실시예에서, 돌출 핀 부분들(804)의 재료는 예를 들어, 에피택셜 퇴적에 의해 제거되고 다른 반도체 재료로 대체된다. 어느 경우에나, 소스 및 드레인 영역들(804A 및 804B)은 유전체 층(806)의 높이 아래로, 즉 서브핀 영역(805) 내로 연장될 수 있다.
일 실시예에서, 반도체 구조체 또는 디바이스(800)는 finFET 또는 트라이게이트 디바이스와 같지만, 이들에 제한되지 않는 비평면 디바이스이다. 그러한 일 실시예에서, 대응하는 반도체 채널 영역은 3차원 본체로 구성되거나 이 본체에 형성된다. 하나의 그러한 실시예에서, 게이트 구조체들(808)은 적어도 3차원 본체의 상단 표면 및 한 쌍의 측벽들을 둘러싼다.
기판(802)은 제조 공정에 견디어 낼 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(802)은 활성 영역(804)을 형성하기 위해, 인, 비소, 붕소 또는 그것의 조합과 같지만 이들에 제한되지 않는 전하 캐리어로 도핑되는 결정 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(802) 내의 실리콘 원자들의 농도는 97%보다 더 크다. 다른 실시예에서, 벌크 기판(802)은 별개의 결정 기판 위에 성장되는 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정 기판 위에 성장되는 실리콘 에피택셜 층으로 구성된다. 벌크 기판(802)은 대안적으로 Ⅲ-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(802)은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물 또는 그것의 조합과 같지만 이들에 제한되지 않는 Ⅲ-V 재료로 구성된다. 일 실시예에서, 벌크 기판(802)은 Ⅲ-V 재료로 구성되고 전하 캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같지만, 이들에 제한되지 않는 것들이다.
분리 영역(806)은 기본 벌크 기판으로부터 영구 게이트 구조체의 부분들을 최종적으로 전기적 분리하거나 부분들의 분리에 기여하거나 핀 활성 영역들을 분리하는 것과 같이, 기본 벌크 기판 내에 형성되는 활성 영역들을 분리하는데 적절한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 영역(806)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같지만, 이들에 제한되지 않는 유전체 재료로 구성된다.
자기 정렬 게이트 에지 분리 구조체들(820)은 서로로부터 영구 게이트 구조체들의 부분들을 최종적으로 전기적으로 분리하거나, 부분들의 분리에 기여하는데 적절한 재료 또는 재료들로 구성될 수 있다. 예시적 재료들 또는 재료 조합들은 위에 설명되어 있다.
게이트 구조체들(808)은 게이트 유전체 층(852) 및 게이트 전극 층(850)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고 게이트 유전체 층은 높은 K 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물, 하프늄 산질화물, 하프늄 규산화물, 란타늄 산화물, 지르코늄 산화물, 지르코늄 규산화물, 탄탈룸 산화물, 바륨 스트론튬 티탄산화물, 바륨 티탄산화물, 스트론튬 티탄산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 납 아연 니오브산화물, 또는 그것의 조합과 같지만, 이들에 제한되지 않는 재료로 구성된다. 더욱이, 게이트 유전체 층의 일부는 기판(802)의 상단 소수 층들로부터 형성되는 네이티브 산화물(native oxide)의 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 상단 높은 k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상단 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하단 부분으로 구성된다. 일 실시예에서, 상단 높은 k 부분은 기판의 표면과 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U" 형상 구조체로 구성된다.
일 실시예에서, 게이트 전극은 금속 질화물, 금속 탄화물, 금속 규산화물, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 플래티넘, 코발트, 니켈 또는 전도성 금속 산화물과 같지만, 이들에 제한되지 않는 금속 층으로 구성된다. 구체적 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성되는 비일함수 설정 충전 재료로 구성된다. 일부 구현들에서, 게이트 전극은 기판의 표면과 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U" 형상 구조체로 구성될 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 간단히 기판의 상단 표면과 실질적으로 평행하고 기판의 상단 표면에 실질적으로 수직인 측벽 부분들을 포함하지 않는 평면 층일 수 있다. 발명의 추가 구현들에서, 게이트 전극은 U 형상 구조체들 및 평면, 비-U 형상 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면, 비-U 형상 층 위에 형성되는 하나 이상의 U 형상 금속 층들로 구성될 수 있다.
게이트 전극 스택들과 연관되는 스페이서들은 자기 정렬 컨택트들과 같은 인접 전도성 컨택트들로부터 영구 게이트 구조체를 최종적으로 전기적으로 분리하거나, 영구 게이트 구조체의 분리에 기여하는데 적절한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같지만, 이들에 제한되지 않는 유전체 재료로 구성된다.
로컬 인터커넥트(854), 게이트 컨택트(814), 및 오버라잉 게이트 컨택트 비아(816)는 전도성 재료로 구성될 수 있다. 일 실시예에서, 컨택트들 또는 비아들 중 하나 이상은 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 규산화물 재료와 같음)과 같은 합금일 수 있다. 공통 예는 구리와 주위 ILD 재료 사이의 장벽 층들(Ta 또는 TaN 층들과 같음)을 포함할 수 있거나 포함하지 않을 수 있는 구리 구조체들의 사용이다. 본원에 사용되는 바와 같이, 용어 금속은 합금들, 스택들, 및 다수의 금속들의 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층들, 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 하드마스크 층은 게이트 컨택트(814)가 위치되지 않는 위치들 내의 로컬 인터커넥트(854) 상에 배치될 수 있다는 점이 이해되어야 한다. 더욱이, 로컬 인터커넥트(854)는 리소그래픽 패턴화에 의해 제조될 수 있거나, 다른 실시예들에서, 자기 정렬 게이트 에지 분리 구조체들(820)의 더 큰 버전들과 정렬되는 바와 같이, 자기 정렬 인터커넥트 구조체로 제조될 수 있다.
일 실시예(도시되지 않지만)에서, 구조체(800)를 제공하는 것은 극도로 엄격한 레지스트레이션 버짓을 갖는 리소그래픽 단계의 사용을 제거하면서 기존 게이트 패턴에 본질적으로 완전히 정렬되는 컨택트 패턴의 형성을 수반한다. 하나의 그러한 실시예에서, 이러한 접근법은 컨택트 개구부를 발생시키기 위해 (예를 들어, 종래에 구현된 건식 또는 플라즈마 에칭과 대조적으로) 내재적으로 선택성이 높은 습식 에칭의 사용을 가능하게 한다. 일 실시예에서, 컨택트 패턴은 컨택트 플러그 리소그래피 동작과 조합하여 기존 게이트 패턴을 이용함으로써 형성된다. 하나의 그러한 실시예에서, 접근법은 종래의 접근법들에 사용되는 바와 같이, 컨택트 패턴을 발생시키기 위해 다른 중대한 리소그래피 동작에 대한 요구의 제거를 가능하게 한다. 일 실시예에서, 트렌치 컨택트 그리드는 개별적으로 패턴화되는 것이 아니라, 폴리(게이트) 라인들 사이에 오히려 형성된다. 예를 들어, 하나의 그러한 실시예에서, 트렌치 컨택트 그리드는 게이트 그레이팅 패턴화 다음이지만 게이트 그레이팅 커트들 전에 형성된다.
더욱이, 게이트 구조체들(808)은 대체 게이트 공정에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필라 재료와 같은 더미 게이트 재료는 영구 게이트 전극 재료로 제거되거나 대체될 수 있다. 하나의 그러한 실시예에서, 영구 게이트 유전체 층은 또한 앞선 처리를 통해 수행되는 것과 대조적으로, 이러한 공정에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에치 또는 습식 에치 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고 SF6의 사용을 포함하는 건식 에치 공정으로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고 수용성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함하는 습식 에치 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되고 수용성 인산을 포함하는 습식 에치로 제거된다.
일 실시예에서, 본원에 설명되는 하나 이상의 접근법은 구조체(800)에 도달하기 위해 더미 및 대체 컨택트 공정과 조합하여 더미 및 대체 게이트 공정을 본질적으로 고려한다. 하나의 그러한 실시예에서, 대체 컨택트 공정은 영구 게이트 스택의 적어도 일부의 고온 어닐을 허용하기 위해 대체 게이트 공정 후에 수행된다. 예를 들어, 구체적인 그러한 실시예에서, 영구 게이트 구조체들의 적어도 일부의 어닐은 예를 들어, 게이트 유전체 층이 형성된 후에, 거의 섭씨 600도보다 더 큰 온도에서 수행된다. 어닐은 영구 컨택트들의 형성 전에 수행된다.
도 8a를 다시 참조하면, 일 실시예에서, 반도체 디바이스는 활성 영역에 걸쳐 형성되는 게이트 전극의 부분들과 접촉하는 컨택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분에 걸쳐 그리고 트렌치 컨택트 비아와 동일한 층에 게이트 컨택트 구조체(비아와 같음)를 형성하기 전에(예를 들어, 형성하는 것에 더하여), 본 발명의 하나 이상의 실시예는 우선 게이트 정렬 트렌치 컨택트 공정을 사용하는 것을 포함한다. 그러한 공정은 반도체 구조체 제조를 위한, 예를 들어 집적 회로 제조를 위한 트렌치 컨택트 구조체들을 형성하기 위해 구현될 수 있다. 일 실시예에서, 트렌치 컨택트 패턴은 기존 게이트 패턴에 정렬되는 바와 같이 형성된다. 대조적으로, 종래의 접근법들은 전형적으로 선택적 컨택트 에치들과 조합하여 기존 게이트 패턴에의 리소그래픽 컨택트 패턴의 엄격한 레지스트레이션을 갖는 부가 리소그래피 공정을 수반한다. 예를 들어, 종래의 공정은 컨택트 피쳐들의 개별 패턴화와 폴리(게이트) 그리드의 패턴화를 포함할 수 있다.
도 8a 및 도 8b를 다시 참조하여, 본 발명의 일 실시예에 따라, 반도체 구조체(800)는 기판(802) 위에 배치되고 트렌치 분리 영역(806)의 최상부 표면(897)을 통해 돌출되는 복수의 반도체 핀(804)을 포함한다. 게이트 구조체(808)는 복수의 반도체 핀(804)에 걸쳐 배치된다. 게이트 구조체(808)는 복수의 반도체 핀(804) 각각에 채널 영역을 정의한다. 소스 및 드레인 영역들(804A 및 804B)은 게이트 구조체(808)의 대향 측면들에서, 복수의 반도체 핀(804) 각각의 채널 영역들의 대향 단부들 상에 있다. 반도체 구조체(800)는 또한 복수의 게이트 에지 분리 구조체(820)를 포함하며, 이 분리 구조체는 또한 게이트 벽들로 언급될 수 있다. 복수의 게이트 에지 분리 구조체(820) 중 개별적인 게이트 에지 분리 구조체들은 복수의 반도체 핀(804) 중 개별적인 반도체 핀들과 교호한다. 복수의 게이트 에지 분리 구조체(820) 중 개별적인 게이트 에지 분리 구조체들은 게이트 구조체(808)의 최상부 표면(898) 위로 연장된다. 하나의 그러한 실시예에서, 복수의 게이트 에지 분리 구조체(820)는 세그먼트들, 예를 들어, 808A, 808B 및 808C로 게이트 구조체(808)의 연속성을 단절한다. 일 실시예에서, 복수의 게이트 에지 분리 구조체(820) 중 개별적인 게이트 에지 분리 구조체들은 트렌치 분리 영역(806)의 최상부 표면(897) 아래의 대응하는 리세스(896)에 배치된다.
일 실시예에서, 반도체 구조체(800)는 게이트 구조체(808)에 걸쳐 그리고 복수의 게이트 에지 분리 구조체(820)에 걸쳐 배치되는 로컬 인터커넥트(854)를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체(808)의 하나 이상의 세그먼트(808A, 808B 및 808C)를 전기적으로 연결한다. 일 실시예에서, 로컬 인터커넥트(854)의 연속성은 하나 이상의 유전체 플러그(899)에 의해 단절된다.
게이트 에지 분리 구조체들의 제조가 게이트 에지 분리 구조체들 내에 이음매의 형성으로 이어질 수 있다는 점이 이해되어야 한다. 또한 게이트 에지 분리 구조체들이 인접 핀들의 간격에 따라 다를 수 있다는 점이 이해되어야 한다. 양태들 둘 다를 커버하는 일 예로서, 도 9a 내지 도 9c는 본 발명의 일 실시예에 따라, finFET 또는 트라이게이트 디바이스들에 대한 다른 자기 정렬 게이트 에지 공정 제조 방식에서 중요한 공정 동작들의 단면도들을 예시한다.
도 9a를 참조하면, 핀들(900)의 그룹은 간격(906)을 갖는다. 핀들(900)의 그룹은 더 큰 간격(904)만큼 핀(902)에 인접한다. 희생 스페이서들(616)은 복수의 반도체 핀(900 및 902) 각각의 상부 부분들의 측벽들에 인접하여 형성된다.
도 9b를 참조하면, 복수의 게이트 에지 분리 구조체(926 및 950)는 희생 스페이서들(616) 사이에 형성된다. 일 실시예에서, 도시된 바와 같이, 간격들(906) 사이에 형성되는 복수의 게이트 에지 분리 구조체(926) 각각은 하부 유전체 부분(928) 및 하부 유전체 부분(928) 상의 유전체 캡(930)을 포함한다. 일 실시예에서, 복수의 게이트 에지 분리 구조체(926)는 하부 유전체 부분들(928)을 제공하기 위해, 실리콘 질화물 층과 같은 제1 유전체 재료를 퇴적하고 다음에 리세싱함으로써 형성된다. 퇴적 공정은 일 실시예에서, 하부 유전체 부분(928) 내에 이음매들(932)을 제공하는 컨포멀 공정일 수 있다. 따라서, 일 실시예에서, 복수의 게이트 에지 분리 구조체(926) 각각은 게이트 에지 분리 구조체(926) 내에 센터링되는 수직 이음매(932)를 포함한다. 그 다음, 금속 산화물 재료(예를 들어, 하프늄 산화물)와 같은 유전체 캡 재료는 하부 유전체 부분들(928) 위의 리세싱된 영역들에 형성된다. 유전체 캡 재료는 유전체 캡(930)을 형성하기 위해 평탄화될 수 있거나 유전체 캡(930)을 직접 제공하기 위해 상방으로 성장될 수 있다.
도 9b를 다시 참조하면, 일 실시예에서, 게이트 에지 분리 구조체(926)는 간격(906)을 갖는 반도체 핀들 사이에 있고 게이트 에지 분리 구조체(950)는 간격(904)을 갖는 반도체 핀들 사이에 있다. 게이트 에지 분리 구조체(926)는 게이트 에지 분리 구조체(950)의 대응하는 폭보다 좁은 폭을 갖는다. 일 실시예에서, 게이트 에지 분리 구조체(926)는 게이트 에지 분리 구조체(950)의 전체 조성과 상이한 전체 조성을 갖는다. 하나의 그러한 실시예에서, 게이트 에지 분리 구조체(950)는 하부 유전체 부분(952)의 하단 부분 상에 그리고 하부 유전체 부분의 측벽들 내에 실리콘 산화물의 층과 같은 제3 유전체 층(956)을 추가로 포함한다. 유전체 캡(952)은 추가로 제3 유전체 층(956) 상에 있다. 일 실시예에서, 도 9b에 도시된 바와 같이, 하부 유전체 부분(952)의 측벽들은 제3 유전체 층(956)의 최상부 표면과 거의 동일 평면인 최상부 표면을 갖고, 유전체 캡(952)은 실질적으로 평면의 최하부 표면을 갖는다. 다른 실시예에서, 하부 유전체 부분(952)의 측벽들은 제3 유전체 층(956)의 최상부 표면 아래에 최상부 표면을 갖고, 유전체 캡(952)은 측벽 위치들에 걸쳐 추가로 아래에 연장된다. 또 다른 실시예에서, 하부 유전체 부분(952)의 측벽들은 제3 유전체 층(956)의 최상부 표면 위에 최상부 표면을 갖고, 유전체 캡(952)은 제3 유전체 층(956)에 걸쳐 추가로 아래에 연장된다.
일 실시예에서, 층(956)의 퇴적 공정은 일 실시예에서, 제3 유전체 층(956) 내에 수직 이음매들(958)을 제공하는 컨포멀 공정이다. 그러나, 다른 실시예에서, 이음매(958)는 더 넓은 구조체들에 형성되는 것이 아니라 더 좁은 구조체들(예를 들어, 위에 설명된 이음매(932))에 형성된다. 층들(928 및 952)이 실리콘 질화물과 같은 동일한 재료로 구성되고, 서로 동시에 형성될 수 있다는 점이 이해되어야 한다. 또한 층들(930 및 954)이 하프늄 산화물과 같은 동일한 재료로 구성되고, 서로 동시에 형성될 수 있다는 점이 이해되어야 한다. 구조체(950) 내에 있지만 구조체(926)로부터 생략되는 제3 유전체 층(956)은 전체 구조체를 가로질러 컨포멀 퇴적에 의해 형성될 수 있지만 층(928)이 간격(904)을 전적으로 충전하지 않는 제1 퇴적 공정에서 간격(906)을 본질적으로 충전하므로 구조체들(926)로부터 배제된다.
도 9c를 참조하면, 희생 스페이서들(616)이 제거된다. 일 실시예에서, 희생 스페이서들(616)은 습식 에치 또는 건식 에치 공정에 의해 제거된다. 일 실시예에서, 핀들 위에 스택 층들을 패턴화하는 것은 또한 핀들(906' 및 902')을 제공하기 위해 제거된다. 따라서, 일 실시예에서, 게이트 에지 분리 구조체는 게이트 에지 분리 구조체 내의 수직 이음매를 포함한다. 일 실시예에서, 게이트 에지 분리 구조체들은 인접 핀들의 간격에 따라 폭 및/또는 조성이 다르다.
도 10은 발명의 일 구현에 따라 컴퓨팅 디바이스(1000)를 예시한다. 컴퓨팅 디바이스(1000)는 보드(1002)를 수용한다. 보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이들에 제한되지 않는 다수의 구성요소를 포함할 수 있다. 프로세서(1004)는 보드(1002)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)은 또한 보드(1002)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다.
응용들에 따라, 컴퓨팅 디바이스(1000)는 보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다목적 디스크(digital versatile disk)(DVD) 등)를 포함하지만, 이들에 제한되지 않는다.
통신 칩(1006)은 컴퓨팅 디바이스(1000)로 그리고 이로부터 데이터의 전송을 위해 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는 것을 암시하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수 있다. 통신 칩(1006)은 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들 뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, 에지, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 더 짧은 범위 무선 통신들에 전용일 수 있고 제2 통신 칩(1006)은 GPS, 에지, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 더 긴 범위 무선 통신들에 전용일 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징되는 집적 회로 다이를 포함한다. 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징되는 집적 회로 다이를 포함한다. 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(1000) 내에 수용되는 다른 구성요소는 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 11은 발명의 하나 이상의 실시예를 포함하는 인터포저(1100)를 예시한다. 인터포저(1100)는 제1 기판(1102)을 제2 기판(1104)에 가교하기 위해 사용되는 개재 기판이다. 제1 기판(1102)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1104)은 예를 들어, 메모리 모듈, 컴퓨터 머더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1100)의 목적은 연결을 더 넓은 피치로 확산하거나 연결을 상이한 연결로 재라우팅하는 것이다. 예를 들어, 인터포저(1100)는 집적 회로 다이를 제2 기판(1104)에 나중에 결합될 수 있는 볼 그리드 어레이(ball grid array)(BGA)(1106)에 결합할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1102/1104)은 인터포저(1100)의 반대 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1102/1104)은 인터포저(1100)의 동일한 측면에 부착된다. 그리고 추가 실시예들에서, 3개 이상의 기판은 인터포저(1100)를 통해 상호연결된다.
인터포저(1100)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리머 재료 예컨대 폴리이미드로 형성될 수 있다. 추가 구현들에서, 인터포저는 실리콘, 게르마늄, 및 다른 Ⅲ-V족 및 IV족 재료들과 같은, 반도체 기판에서의 사용을 위해 위에 설명된 동일한 재료들을 포함할 수 있는 대체 강성 또는 가요성 재료들로 형성될 수 있다.
인터포저는 관통 실리콘 비아들(through-silicon vias)(TSVs)(1112)을 포함하지만 이들에 제한되지 않는, 금속 인터커넥트들(1108) 및 비아들(1110)을 포함할 수 있다. 인터포저(1100)는 수동 및 능동 디바이스들 둘 다를 포함하는, 내장 디바이스들(1114)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 정전 방전(electrostatic discharge)(ESD) 디바이스들을 포함하지만, 이들에 제한되지 않는다. 무선 주파수(radio-frequency)(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들은 또한 인터포저(1100) 상에 형성될 수 있다. 발명의 실시예들에 따라, 본원에 개시되는 장치들 또는 공정들은 인터포저(1100)의 제조에 사용될 수 있다.
따라서, 본 발명의 실시예들은 자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들 및 자기 정렬 게이트 에지 트라이게이트 및 finFET 디바이스들을 제조하는 방법들을 포함한다.
일 실시예에서, 반도체 구조체는 기판 위에 배치되고 트렌치 분리 영역의 최상부 표면을 통해 돌출되는 복수의 반도체 핀을 포함한다. 게이트 구조체는 복수의 반도체 핀에 걸쳐 배치된다. 게이트 구조체는 복수의 반도체 핀 각각에 채널 영역을 정의한다. 소스 및 드레인 영역들은 게이트 구조체의 대향 측면들에서, 복수의 반도체 핀 각각의 채널 영역들의 대향 단부들 상에 있다. 반도체 구조체는 또한 복수의 게이트 에지 분리 구조체를 포함한다. 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 복수의 반도체 핀 중 개별적인 반도체 핀들과 교호한다. 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 트렌치 분리 영역의 최상부 표면 아래의 대응하는 리세스에 배치되고 게이트 구조체의 최상부 표면 위로 연장되고 게이트 구조체의 연속성을 세그먼트들로 단절한다.
일 실시예에서, 반도체 구조체는 게이트 구조체에 걸쳐 그리고 복수의 게이트 에지 분리 구조체에 걸쳐 배치되는 로컬 인터커넥트를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결한다.
일 실시예에서, 로컬 인터커넥트의 연속성은 하나 이상의 유전체 플러그에 의해 단절된다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분 및 하부 유전체 부분 상에 있고 하부 유전체 부분과는 별개이고 하부 유전체 부분과 구분되는 유전체 캡을 포함한다.
일 실시예에서, 하부 유전체 부분은 실리콘 질화물을 포함하고 유전체 캡은 하프늄 산화물을 포함한다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분의 하단 부분 상에 그리고 하부 유전체 부분의 측벽들 내에 실리콘 산화물의 층을 추가로 포함한다. 유전체 캡은 추가로 실리콘 산화물의 층 상에 있다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 게이트 에지 분리 구조체 내에 센터링되는 수직 이음매를 포함한다.
일 실시예에서, 복수의 반도체 핀 중 제1 및 제2 반도체 핀들은 제1 간격을 가지고 이웃한다. 복수의 반도체 핀 중 제3 반도체 핀은 제1 간격보다 더 큰 제2 간격을 가지고 복수의 반도체 핀 중 제2 반도체 핀과 이웃한다. 복수의 반도체 핀 중 제1 및 제2 반도체 핀들 사이의 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체는 복수의 반도체 핀 중 제2 및 제3 반도체 핀들 사이의 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체의 대응하는 폭보다 더 좁은 폭을 갖는다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체는 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체의 전체 조성과 상이한 전체 조성을 갖는다.
일 실시예에서, 반도체 구조체는 기판 위에 배치되고 트렌치 분리 영역을 통해 돌출되는 복수의 반도체 핀을 포함한다. 게이트 구조체는 복수의 반도체 핀에 걸쳐 배치된다. 게이트 구조체는 복수의 반도체 핀 각각에 채널 영역을 정의한다. 소스 및 드레인 영역들은 게이트 구조체의 대향 측면들에서, 복수의 반도체 핀 각각의 채널 영역들의 대향 단부들 상에 있다. 반도체 구조체는 또한 복수의 게이트 에지 분리 구조체를 포함한다. 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 트렌치 분리 영역 상에 있고 복수의 반도체 핀 중 개별적인 반도체 핀들과 교호하며, 게이트 구조체의 연속성을 세그먼트들로 단절한다. 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분 및 하부 유전체 부분 상에 있고 하부 유전체 부분과는 별개이고 하부 유전체 부분과 구분되는 유전체 캡을 포함한다.
일 실시예에서, 반도체 구조체는 게이트 구조체에 걸쳐 그리고 복수의 게이트 에지 분리 구조체에 걸쳐 배치되는 로컬 인터커넥트를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결한다.
일 실시예에서, 로컬 인터커넥트의 연속성은 하나 이상의 유전체 플러그에 의해 단절된다.
일 실시예에서, 하부 유전체 부분은 실리콘 질화물을 포함하고 유전체 캡은 하프늄 산화물을 포함한다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분의 하단 부분 상에 그리고 하부 유전체 부분의 측벽들 내에 실리콘 산화물의 층을 추가로 포함한다. 유전체 캡은 추가로 실리콘 산화물의 층 상에 있다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 게이트 에지 분리 구조체의 하부 유전체 부분 내에 센터링되는 수직 이음매를 포함한다.
일 실시예에서, 복수의 반도체 핀 중 제1 및 제2 반도체 핀들은 제1 간격을 가지고 이웃한다. 복수의 반도체 핀 중 제3 반도체 핀은 제1 간격보다 더 큰 제2 간격을 가지고 복수의 반도체 핀 중 제2 반도체 핀과 이웃한다. 복수의 반도체 핀 중 제1 및 제2 반도체 핀들 사이의 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체는 복수의 반도체 핀 중 제2 및 제3 반도체 핀들 사이의 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체의 대응하는 폭보다 더 좁은 폭을 갖는다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체는 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체의 전체 조성과 상이한 전체 조성을 갖는다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 기판 위에 복수의 반도체 핀을 형성하는 단계를 포함한다. 복수의 반도체 핀 각각은 하부 부분 및 상부 부분을 갖는다. 방법은 또한 복수의 반도체 핀의 하부 부분들에 측방으로 인접하고 복수의 반도체 핀의 상부 부분들 아래에 최상부 표면을 갖는 트렌치 분리 영역을 형성하는 단계를 포함한다. 방법은 또한 복수의 반도체 핀 각각의 상부 부분들의 측벽들에 인접한 희생 스페이서들을 형성하는 단계를 포함한다. 방법은 또한 희생 스페이서들 사이에서 트렌치 분리 영역의 노출된 부분들을 리세싱하여 트렌치 분리 영역에 리세스들을 형성하는 단계를 포함한다. 방법은 또한 희생 스페이서들 사이에 그리고 트렌치 분리 영역 내의 리세스들에 복수의 게이트 에지 분리 구조체를 형성하는 단계를 포함한다. 방법은 또한 희생 스페이서들을 제거하는 단계를 포함한다. 방법은 또한 복수의 반도체 핀에 걸쳐 게이트 구조체를 형성하는 단계를 포함한다. 복수의 게이트 에지 분리 구조체는 게이트 구조체의 연속성을 세그먼트들로 단절한다.
일 실시예에서, 방법은 게이트 구조체에 걸쳐 그리고 복수의 게이트 에지 분리 구조체에 걸쳐 로컬 인터커넥트를 형성하는 단계를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결한다.
일 실시예에서, 방법은 로컬 인터커넥트의 연속성을 단절하는 하나 이상의 유전체 플러그를 형성하는 단계를 추가로 포함한다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분 및 하부 유전체 부분 상에 있고 하부 유전체 부분과는 별개이고 하부 유전체 부분과 구분되는 유전체 캡을 포함한다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 기판 위에 복수의 반도체 핀을 형성하는 단계를 포함한다. 복수의 반도체 핀 각각은 하부 부분 및 상부 부분을 갖는다. 방법은 또한 복수의 반도체 핀에 걸쳐 그리고 복수의 반도체 핀과 컨포멀적으로 트렌치 분리 재료를 형성하는 단계를 포함한다. 방법은 또한 트렌치 분리 재료의 영역들 사이에 복수의 게이트 에지 분리 구조체를 형성하는 단계를 포함한다. 방법은 또한 복수의 게이트 에지 분리 구조체를 형성하는 단계에 후속적으로, 트렌치 분리 재료를 리세싱하여 복수의 반도체 핀의 하부 부분들에 측방으로 인접하고 복수의 반도체 핀의 상부 부분들 아래에 최상부 표면을 갖는 트렌치 분리 영역을 형성하는 단계를 포함한다. 방법은 또한 복수의 반도체 핀에 걸쳐 게이트 구조체를 형성하는 단계를 포함한다. 복수의 게이트 에지 분리 구조체는 게이트 구조체의 연속성을 세그먼트들로 단절한다.
일 실시예에서, 방법은 게이트 구조체에 걸쳐 그리고 복수의 게이트 에지 분리 구조체에 걸쳐 로컬 인터커넥트를 형성하는 단계를 추가로 포함한다. 로컬 인터커넥트는 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결한다.
일 실시예에서, 방법은 로컬 인터커넥트의 연속성을 단절하는 하나 이상의 유전체 플러그를 형성하는 단계를 추가로 포함한다.
일 실시예에서, 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분 및 하부 유전체 부분 상에 있고 하부 유전체 부분과는 별개이고 하부 유전체 부분과 구분되는 유전체 캡을 포함한다.

Claims (25)

  1. 반도체 구조체로서,
    기판 위에 배치되고 트렌치 분리 영역의 최상부 표면을 통해 돌출되는 복수의 반도체 핀;
    상기 복수의 반도체 핀에 걸쳐 배치되는 게이트 구조체 - 상기 게이트 구조체는 상기 복수의 반도체 핀 각각에 채널 영역을 정의하고, 상기 게이트 구조체는 상단 표면을 가짐 -;
    상기 게이트 구조체의 대향 측면들에서, 상기 복수의 반도체 핀 각각의 채널 영역들의 대향 단부들 상에 있는 소스 및 드레인 영역들; 및
    복수의 게이트 에지 분리 구조체를 포함하며,
    상기 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 상기 복수의 반도체 핀 중 개별적인 반도체 핀들과 교호하고, 상기 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 상기 트렌치 분리 영역의 최상부 표면 아래의 대응하는 리세스에 배치되고 상기 게이트 구조체의 최상부 표면 위로 연장되고 상기 게이트 구조체의 연속성을 세그먼트들로 단절하고,
    상기 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분, 및 상기 하부 유전체 부분 상에 있고 상기 하부 유전체 부분과는 별개이고 상기 하부 유전체 부분과 구분되는 유전체 캡을 포함하고,
    상기 하부 유전체 부분은 제1 폭을 갖고, 상기 유전체 캡은 상기 제1 폭과 동일한 제2 폭을 갖고, 상기 하부 유전체 부분과 상기 유전체 캡 사이의 계면은 상기 게이트 구조체의 상기 상단 표면 아래에 있는 반도체 구조체.
  2. 제1항에 있어서,
    상기 게이트 구조체에 걸쳐 그리고 상기 복수의 게이트 에지 분리 구조체에 걸쳐 배치되는 로컬 인터커넥트를 추가로 포함하며, 상기 로컬 인터커넥트는 상기 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결하는 반도체 구조체.
  3. 제2항에 있어서, 상기 로컬 인터커넥트의 연속성은 하나 이상의 유전체 플러그에 의해 단절되는 반도체 구조체.
  4. 삭제
  5. 제1항에 있어서, 상기 하부 유전체 부분은 실리콘 질화물을 포함하고 상기 유전체 캡은 하프늄 산화물을 포함하는 반도체 구조체.
  6. 제5항에 있어서, 상기 복수의 게이트 에지 분리 구조체 각각은 상기 하부 유전체 부분의 하단 부분 상에 그리고 상기 하부 유전체 부분의 측벽들 내에 실리콘 산화물의 층을 추가로 포함하고, 상기 유전체 캡은 추가로 상기 실리콘 산화물의 층 상에 있는 반도체 구조체.
  7. 제1항에 있어서, 상기 복수의 게이트 에지 분리 구조체 각각은 상기 게이트 에지 분리 구조체 내에 센터링되는 수직 이음매를 포함하는 반도체 구조체.
  8. 제1항에 있어서, 상기 복수의 반도체 핀 중 제1 반도체 핀 및 제2 반도체 핀은 제1 간격을 가지고 이웃하고, 상기 복수의 반도체 핀 중 제3 반도체 핀은 상기 제1 간격보다 더 큰 제2 간격을 가지고 상기 복수의 반도체 핀 중 제2 반도체 핀과 이웃하고, 상기 복수의 반도체 핀 중 제1 및 제2 반도체 핀들 사이의 상기 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체는 상기 복수의 반도체 핀 중 제2 및 제3 반도체 핀들 사이의 상기 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체의 대응하는 폭보다 더 좁은 폭을 갖는 반도체 구조체.
  9. 제8항에 있어서, 상기 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체는 상기 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체의 전체 조성과 상이한 전체 조성을 갖는 반도체 구조체.
  10. 반도체 구조체로서,
    기판 위에 배치되고 트렌치 분리 영역을 통해 돌출되는 복수의 반도체 핀;
    상기 복수의 반도체 핀에 걸쳐 배치되는 게이트 구조체 - 상기 게이트 구조체는 상기 복수의 반도체 핀 각각에 채널 영역을 정의하고, 상기 게이트 구조체는 상단 표면을 가짐 -;
    상기 게이트 구조체의 대향 측면들에서, 상기 복수의 반도체 핀 각각의 채널 영역들의 대향 단부들 상에 있는 소스 및 드레인 영역들; 및
    복수의 게이트 에지 분리 구조체를 포함하며,
    상기 복수의 게이트 에지 분리 구조체 중 개별적인 게이트 에지 분리 구조체들은 상기 트렌치 분리 영역 상에 있고 상기 복수의 반도체 핀 중 개별적인 반도체 핀들과 교호하고 상기 게이트 구조체의 연속성을 세그먼트들로 단절하고, 상기 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분, 및 상기 하부 유전체 부분 상에 있고 상기 하부 유전체 부분과는 별개이고 상기 하부 유전체 부분과 구분되는 유전체 캡을 포함하고,
    상기 하부 유전체 부분은 제1 폭을 갖고, 상기 유전체 캡은 상기 제1 폭과 동일한 제2 폭을 갖고, 상기 하부 유전체 부분과 상기 유전체 캡 사이의 계면은 상기 게이트 구조체의 상기 상단 표면 아래에 있는 반도체 구조체.
  11. 제10항에 있어서,
    상기 게이트 구조체에 걸쳐 그리고 상기 복수의 게이트 에지 분리 구조체에 걸쳐 배치되는 로컬 인터커넥트를 추가로 포함하며, 상기 로컬 인터커넥트는 상기 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결하는 반도체 구조체.
  12. 제11항에 있어서, 상기 로컬 인터커넥트의 연속성은 하나 이상의 유전체 플러그에 의해 단절되는 반도체 구조체.
  13. 제10항에 있어서, 상기 하부 유전체 부분은 실리콘 질화물을 포함하고 상기 유전체 캡은 하프늄 산화물을 포함하는 반도체 구조체.
  14. 제13항에 있어서, 상기 복수의 게이트 에지 분리 구조체 각각은 상기 하부 유전체 부분의 하단 부분 상에 그리고 상기 하부 유전체 부분의 측벽들 내에 실리콘 산화물의 층을 추가로 포함하고, 상기 유전체 캡은 추가로 상기 실리콘 산화물의 층 상에 있는 반도체 구조체.
  15. 제10항에 있어서, 상기 복수의 게이트 에지 분리 구조체 각각은 상기 게이트 에지 분리 구조체의 하부 유전체 부분 내에 센터링되는 수직 이음매를 포함하는 반도체 구조체.
  16. 제10항에 있어서, 상기 복수의 반도체 핀 중 제1 및 제2 반도체 핀들은 제1 간격을 가지고 이웃하고, 상기 복수의 반도체 핀 중 제3 반도체 핀은 상기 제1 간격보다 더 큰 제2 간격을 가지고 상기 복수의 반도체 핀 중 제2 반도체 핀과 이웃하고, 상기 복수의 반도체 핀 중 제1 및 제2 반도체 핀들 사이의 상기 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체는 상기 복수의 반도체 핀 중 제2 및 제3 반도체 핀들 사이의 상기 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체의 대응하는 폭보다 더 좁은 폭을 갖는 반도체 구조체.
  17. 제16항에 있어서, 상기 복수의 게이트 에지 분리 구조체 중 제2 게이트 에지 분리 구조체는 상기 복수의 게이트 에지 분리 구조체 중 제1 게이트 에지 분리 구조체의 전체 조성과 상이한 전체 조성을 갖는 반도체 구조체.
  18. 반도체 구조체를 제조하는 방법으로서, 상기 방법은,
    기판 위에 복수의 반도체 핀을 형성하는 단계 - 상기 복수의 반도체 핀 각각은 하부 부분 및 상부 부분을 가짐 -;
    상기 복수의 반도체 핀의 하부 부분들에 측방으로 인접하고 상기 복수의 반도체 핀의 상부 부분들 아래에 최상부 표면을 갖는 트렌치 분리 영역을 형성하는 단계;
    복수의 반도체 핀 각각의 상기 상부 부분들의 측벽들에 인접한 희생 스페이서들을 형성하는 단계;
    상기 희생 스페이서들 사이에서 상기 트렌치 분리 영역의 노출된 부분들을 리세싱하여 상기 트렌치 분리 영역에 리세스들을 형성하는 단계;
    상기 희생 스페이서들 사이에 그리고 상기 트렌치 분리 영역 내의 리세스들에 복수의 게이트 에지 분리 구조체를 형성하는 단계;
    상기 희생 스페이서들을 제거하는 단계; 및
    상기 복수의 반도체 핀에 걸쳐 게이트 구조체를 형성하는 단계를 포함하며, 상기 복수의 게이트 에지 분리 구조체는 상기 게이트 구조체의 연속성을 세그먼트들로 단절하는 방법.
  19. 제18항에 있어서,
    상기 게이트 구조체에 걸쳐 그리고 상기 복수의 게이트 에지 분리 구조체에 걸쳐 로컬 인터커넥트를 형성하는 단계를 추가로 포함하며, 상기 로컬 인터커넥트는 상기 게이트 구조체의 하나 이상의 세그먼트를 전기적으로 연결하는 방법.
  20. 제19항에 있어서,
    상기 로컬 인터커넥트의 연속성을 단절하는 하나 이상의 유전체 플러그를 형성하는 단계를 추가로 포함하는 방법.
  21. 제18항에 있어서, 상기 복수의 게이트 에지 분리 구조체 각각은 하부 유전체 부분, 및 상기 하부 유전체 부분 상에 있고 상기 하부 유전체 부분과는 별개이고 상기 하부 유전체 부분과 구분되는 유전체 캡을 포함하는 방법.
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  25. 삭제
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