JP4301749B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセル領域と周辺回路領域を有する半導体装置の製造方法に関し、特に、浮遊ゲートを有する不揮発性半導体記憶装置の製造に使用される。
【０００２】
【従来の技術】
浮遊ゲートを有する不揮発性半導体記憶装置の従来の製造方法を説明する。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイドゲートの場合を説明する。
【０００３】
（１）まず、メモリセル領域と周辺回路領域となるシリコン（Ｓｉ）基板１０１の表面にトンネル酸化膜１０２を形成する。図２２（ａ）（ｂ）に示すように、メモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン１０３、窒化シリコン（Ｓｉ３Ｎ４）膜１０４と酸化シリコン（ＳｉＯ２）膜１０５を堆積する。
【０００４】
（２）レジストパターニング法により、メモリセル領域と周辺回路領域の素子領域をレジストで覆い、素子分離領域を露出させる。このレジストをマスクとして反応性イオンエッチング（ＲＩＥ）法によって、素子分離領域の酸化シリコン膜１０５、窒化シリコン膜１０４、ポリシリコン１０３とトンネル酸化膜１０２をエッチングする。
【０００５】
酸化シリコン膜１０５をマスクに基板１０１をエッチングし溝部を形成する。酸化シリコン膜１０７を堆積し溝部を埋めた後、ケミカルメカニカルポリッシング（ＣＭＰ）法によって酸化膜１０７をポリッシュし、図２２（ｃ）（ｄ）に示すように、窒化膜１０４の表面を露出させる。溝部に埋め込まれた酸化膜１０７が素子分離領域（ＳＴＩ（Shallow Trench Isolation））になる。
【０００６】
（３）窒化膜１０４をエッチング除去し、ポリシリコン１０３の表面を露出させた後、メモリセルのフローティングゲートとなるＦＧ２ポリ（Ｐｏｌｙ）シリコン１０８を堆積する。その後、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１０７上にＰＧ２ポリシリコン１０８のスリット１０９を形成する。次いで、図２２（ｅ）（ｆ）に示すように、酸化窒化シリコン膜（いわゆる、ＯＮＯ膜）１１０を成膜する。
【０００７】
（４）レジストパターニングと、ＲＩＥにより、周辺回路領域のＯＮＯ膜１１０、ポリシリコン１０８と１０３をエッチング除去する。Ｗｅｔエッチングによって、図２３（ａ）（ｂ）に示すように、周辺回路領域のトンネル酸化膜１０２をエッチング剥離する。
【０００８】
このエッチングの時、図２３（ｂ）の窓１１８の部分を拡大した図２３（ｃ）に示すように、素子分離領域の酸化膜１０７もエッチングされ幅１１９、１２２だけ後退する。そして、素子領域の素子分離領域１０７と接触する面が露出し、素子領域端で素子領域の角１２０が露出する場合がある。
【０００９】
（５）周辺回路領域の基板１０１の上に周辺ゲート酸化膜１１１を熱酸化によって形成する。メモリセル領域と周辺回路領域に、メモリセルのコントロールゲートとなるＣＧポリ（Ｐｏｌｙ）シリコン１１２とタングステンシリコン（ＷＳｉ）１１３を堆積する。
【００１０】
膜１１１の熱酸化の時、図２３（ｃ）の角１２０の下方のシリコン１０１の露出面も酸化される。ポリシリコン１１２の堆積の時、図２４（ｂ）の窓１１８の部分を拡大した図２４（ｃ）に示すように、素子分離領域の酸化膜１０７の後退した領域にもポリシリコン１１２は埋め込まれる。すなわち、素子領域の素子分離領域１０７と対向する面においても、メタル酸化物半導体（ＭＯＳ）構造が構成される。このことにより、素子領域の基板１０１の上面だけでなく、上記対向する面にもチャネルが形成される。素子領域端１２３では凸状態のチャネルを有するＴｒが形成される。この場合、ゲート電極からの電界が集中し易い構造となり、通常のチャネル発生部１２４でのチャネルの発生する電圧より低いゲート電圧でチャネルが形成される場合がある。このことにより、素子（トランジスタ、Ｔｒ）のリーク電流が生じ易いという問題があった。
【００１１】
【発明が解決しようとする課題】
本発明は、上記問題に鑑みて為されたものであり、その目的とするところは、周辺Ｔｒのパターン面積を増大させることが無く、周辺Ｔｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成することが無く、メモリセルと周辺Ｔｒを並行して製造する半導体装置の製造方法を提供することにある。
【００１２】
また、本発明の目的は、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置の製造方法を提供することにある。
【００１３】
本発明の目的は、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、シリコン基板上のセル領域に、順にトンネル酸化膜と第１ゲート電極材とＣＭＰストッパーとなる第１絶縁膜を形成する第１工程と、次に、第１工程とは別の工程として、シリコン基板上の周辺回路領域に、順にゲート酸化膜と第２ゲート電極材とＣＭＰストッパーとなる第２絶縁膜を形成する第２工程と、次に、セル領域の第１絶縁膜、第１ゲート電極材、トンネル酸化膜及びシリコン基板を同一パターンでエッチングして素子分離溝を形成するとともに、周辺回路領域の第２絶縁膜、第２ゲート電極材、ゲート酸化膜及びシリコン基板を同一パターンでエッチングして素子分離溝を形成し、それぞれの前記分離溝に素子分離絶縁膜を埋め込んで、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する第３工程と、次に、第１絶縁膜及び前記第２絶縁膜を除去して、第１ゲート電極材と第２ゲート電極材の上に、第３ゲート電極材を堆積する第４工程と、次に、セル領域の第３ゲート電極材を素子領域毎に分離する第５工程と、次に、第３ゲート電極材の表面に第３絶縁膜を形成する第６工程と、最後に、第３絶縁膜の表面に第４ゲート電極材を堆積する第７工程とを有する半導体装置の製造方法にある。
【００１５】
この製造方法においては、素子分離領域を形成する第３工程の前に、第２工程において、既にゲート酸化膜と第２ゲート電極材が形成されているので、従来例１の問題となるＭＯＳ構造が形成されることはない。
【００１６】
【発明の実施の形態】
以下図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００１７】
（実施例１）
まず、実施例１の半導体装置の構造について説明する。半導体装置においては、図１（ａ）（ｃ）図２（ａ）に示すような、不揮発性メモリセルが、浮遊ゲート３、１３を有する多電位の積層ゲート１８を有する。図２（ａ）のＩＡ方向の断面図が図１（ｃ）であり、ＩＢ方向の断面図が図１（ａ）である。
【００１８】
そのセルのアレーの周辺回路に配置されるトランジスタ（Ｔｒ）が、ゲート酸化膜６上にポリ（Ｐｏｌｙ）シリコン７と、ポリシリコン７の上に設けられたポリシリコン１３と、ポリシリコン１３上に設けられたポリ（Ｐｏｌｙ）シリコン１６を有し単電位の積層ゲート１９を有する。図２（ｂ）のＩＩＡ方向の断面図が図１（ｄ）であり、ＩＩＢ方向の断面図が図１（ｂ）である。
【００１９】
積層ゲート１８は、トンネル酸化膜２の上に、フローティングゲートとなるポリシリコン３と１３が積層されている。ポリシリコン１３の上には、ゲート絶縁膜として酸化窒化シリコン（ＯＮＯ）膜が設けられている。ＯＮＯ膜の上にはコントロールゲートとしてポリシリコン１６とタングステンシリサイド膜１７が積奏されている。また、図１（ｃ）に示すように、積層ゲート１８の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散層２１が設けられている。
【００２０】
積層ゲート１９は、ゲート酸化膜６の上に、ゲート電極となるポリシリコン７と１３と１６とタングステンシリサイド膜１７が積層されている。なお、積層ゲート１８と１９のポリシリコン１３と１６は同時に成膜されたものである。同様に積層ゲート１８と１９の膜１７も同時に成膜されたものである。また、図１（ｄ）に示すように、積層ゲート１９の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散層２０が設けられている。
【００２１】
ポリシリコン７の積層ゲート１９のゲート長Ｌ方向（図１（ｄ）の断面）は、ポリシリコン１３とセルフアラインでパターニングされている。ポリシリコン７のＴｒの積層ゲート１９のゲート幅Ｗ方向（図１（ｂ）の断面）は、素子分離領域１２とセルフアラインでパターニングされている。すなわち、積層ゲート１９は、ポリシリコン７をパターニングし、このパターンにセルフアラインに素子分離領域１２を形成し、ポリシリコン１３、１６とタングステンシリサイド１７を堆積した後、それぞれ（７、１３、１６、１７）をセルフアラインにゲート加工することで形成している。
【００２２】
浮遊ゲートを有する不揮発性半導体記憶装置の製造方法を詳細に説明する。すなわち、積層構造のゲート電極を有するメモリセルと、メモリセルの記録と読み出し等の制御をする周辺回路を、同一チップ上に形成する半導体メモリの製造方法について説明する。製造方法の各工程における半導体装置の断面図を図３乃至５に示す。そして、図３乃至５の左側にはメモリセル領域を描き、右側には周辺回路領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００２３】
（１）シリコン（Ｓｉ）基板１上のセル領域に、順にトンネル酸化膜２と第１ゲート電極材３と第１ＣＭＰストッパー材４を形成する。まず、メモリセル領域と周辺回路領域となるシリコン基板１の表面にトンネル酸化膜２を熱酸化によって形成する。図３（ａ）（ｂ）に示すように、酸化膜２上に、第１ゲート電極材すなわちメモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン３、第１ＣＭＰストッパー材となる第一窒化シリコン膜４と 第一酸化シリコン膜５を化学気相成長（ＣＶＤ）法により順に積層する。
【００２４】
（２）シリコン基板１上の周辺回路領域に、順にゲート酸化膜６と第２ゲート電極材７と第２ＣＭＰストッパー材８を形成する。まず、レジストパターニング法により、レジストでメモリセル領域を覆い、一方、周辺回路領域を露出させる。このレジストをマスクとしてリアクティブイオンエッチング（ＲＩＥ）を行う。このエッチングにより、周辺回路領域にある第一酸化膜５と第一窒化膜４、ＦＧ１ポリシリコン３とトンネル酸化膜２を除去する。レジスト剥離後、熱酸化を実施して周辺回路領域に周辺ゲート酸化膜６を形成する。この熱酸化の際に、メモリセル領域は窒化膜４により、ポリシリコン３、酸化膜２や基板１の上面がさらに酸化することはない。この後、図３（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域に、周辺回路のトランジスタのゲート電極になるＰＧ１ポリシリコン７と第二窒化シリコン膜８をＣＶＤ法で成膜する。
【００２５】
（３）レジストパターニング法により、レジストで周辺回路領域を覆い、メモリセル領域を露出させる。このレジストをマスクとしてケミカルドライエッチング（ＣＤＥ）を行う。このエッチングにより、セル領域にある第二窒化膜８とＰＧ１ポリシリコン７と第一酸化膜５とを除去し、第一窒化膜４を露出させる。レジストを剥離する。この後、図３（ｅ）（ｆ）に示すように、メモリセル領域と周辺回路領域上に、ＣＭＰストッパー材となる第三窒化シリコン膜９と第二酸化シリコン膜１０をＣＶＤ法で成膜する。このことにより、ＣＭＰストッパー材４、８の補強ができる。
【００２６】
（４）次に、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する。まず、ＣＭＰストッパー材９、８、４とゲート電極材３、７をパターニングする。まず、レジストパターニング法により、レジストでメモリセル領域と周辺回路領域の素子領域を覆い、素子分離領域を露出させる。このレジストをマスクとしてＲＩＥを行う。図４（ａ）（ｂ）に示すように、第二酸化膜１０と、第三〜第一窒化膜９、８、４と、ポリシリコン３、７と、酸化膜６、２をエッチングしパターニングする。そして、レジストを剥離する。
【００２７】
（５）図４（ｃ）（ｄ）に示すように、第二酸化膜１０をマスクにＳｉ基板１をエッチングし、溝部１１を形成する。このことにより、ゲート電極材３、７と自己整合的（セルフアライン）にＳｉ基板１に溝１１を形成することができる。なお、（４）と（５）の工程は、以下のように行ってもよい。レジストパターニング法により、レジストでメモリセル領域と周辺回路領域の素子領域を覆い、素子分離領域を露出させる。このレジストをマスクとしてＲＩＥを行い、第二酸化膜１０をエッチングしパターニングする。そして、レジストを剥離する。次ぎに、第二酸化膜１０をマスクに、第三〜第一窒化膜９、８、４と、ポリシリコン３、７と、酸化膜６、２と、Ｓｉ基板１をエッチングし、溝部１１を形成する。このことにより、レジストを用いたエッチングの際に基板１を露出させることがない。
【００２８】
（６）酸化シリコン膜１２をメモリセル領域と周辺回路領域の全面に堆積し溝部を埋める。図５（ａ）（ｂ）に示すように、ＣＭＰによって酸化膜１２をポリッシュしこの表面を平坦にし、第三窒化シリコン膜９の表面を露出させる。溝部１１に埋め込まれた酸化膜１２が素子分離領域（Shallow Trench Isolation：ＳＴＩ）になる。
【００２９】
（７）第１ゲート電極材３と第２ゲート電極材７の上に、第３ゲート電極材１３を堆積する。まず、メモリセル領域の積層の第三と第一の窒化膜９、４と、周辺回路領域の第三と第二窒化膜９、８をエッチング除去し、ポリシリコン３、７の表面を露出させる。メモリセル領域においてはフローティングゲートとなり周辺回路領域においてはゲートとなるＦＧ２ポリシリコン１３を堆積する。
【００３０】
次に、セル領域の第３ゲート電極材１３を素子毎に分離する。すなわち、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１２上のポリシリコン１３を部分的にエッチング除去し、ポリシリコン１３のスリット１４を形成する。次いで、図５（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５を堆積する。これらのことにより、ゲート電極１３上にインターポリ（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。
【００３１】
（８）レジストパターニング法により、レジストでメモリセル領域を覆い、周辺回路領域を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、ＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【００３２】
次に、セル領域ＯＮＯ膜１５および周辺領域第３ゲート電極材１３の上に第４ゲート電極材１６を堆積し、その上に第４ゲート電極材１６より導電率の高い第５ゲート電極材１７を堆積する。まず、レジストを剥離し、図５（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域にポリシリコン１６とＷＳｉ１７を堆積する。このことにより、ポリシリコン１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。なお、第５ゲート電極材１７としては、ＷＳｉに限らず、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、チタンナイトライド（ＴｉＮ）、タングステン（Ｗ）、チタン（Ｔｉ）等であってもよい。
【００３３】
（９）図１（ａ）（ｃ）に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図１（ｂ）（ｄ）に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１６、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。この後、それぞれのゲート電極１８、１９をマスクにイオン注入を行う。次に、アニールを行い注入した領域を活性化し、ソース／ドレイン（Ｓ／Ｄ）拡散層２０、２１を形成する。そして、セル領域と周辺回路領域の全面に層間絶縁膜２２を堆積する。
【００３４】
この後、図示しないが、層間絶縁膜２２にコンタクト孔を開口し、絶縁膜２２上にメタル配線を形成し、パッシベーション膜を堆積する。最後に、パッシベーション膜にパッド開口を行う。以上により不揮発性半導体記憶装置を完成できる。
【００３５】
従来例１に見られた素子領域の端での凸状態のチャネルを有するＴｒの形成が回避され、信頼性の向上が図れる。低電界でのドレインリークが抑制されるので、Ｔｒの低しきい値の設定が可能となり、アクセス速度の向上が図れる。
【００３６】
加えて、周辺Ｔｒゲートはポリシリコンの積層構造ではあるが、絶縁膜を挟まない構造となっており、従来技術２で必要となる下層電極へのコンタクト領域が不要となって、パターン面積の増大を抑えられる。つまりは、チッブサイズが小さく、製造コストが安くなる。
【００３７】
また、従来例１と２では、トンネル酸化膜、ＯＮＯ膜、ゲート酸化膜の表面と、これらの膜の成膜前の半導体装置の表面の上に、直接レジストを塗布する場合があるが、実施例１では直接塗布される場合はない。このことにより、これらの膜は良好な界面形成が可能である。
【００３８】
（実施例１の変形例）
まず、実施例１の変形例の半導体装置の構造について説明する。実施例１の変形例の半導体装置のメモリセル領域の構造は、図６（ａ）（ｃ）に示すように、実施例１の構造と同じである。よってメモリセル領域の上面図は実施例１の上面図をもって実施例１の変形例を表すことができ、図２（ａ）のＩＡ方向の断面図が図６（ｃ）であり、ＩＢ方向の断面図が図６（ａ）である。
【００３９】
一方、周辺回路に配置されるトランジスタ（Ｔｒ）が、ゲート酸化膜６上にポリ（Ｐｏｌｙ）シリコン７と、ポリシリコン７の上に設けられたポリシリコン１３とを有し単電位の積層ゲート１９を有する。ただし、周辺領域の上面図は実施例１の上面図をもって実施例１の変形例を表すことができ、図２（ｂ）のＩＩＡ方向の断面図が図６（ｄ）であり、ＩＩＢ方向の断面図が図６（ｂ）である。
【００４０】
積層ゲート１９は、ゲート酸化膜６の上に、ゲート電極となるポリシリコン７と１３とタングステンシリサイド膜１７が積層されている。なお、積層ゲート１８と１９のポリシリコン１３は同時に成膜されたものである。同様に積層ゲート１８と１９の膜１７も同時に成膜されたものである。また、図６（ｄ）に示すように、積層ゲート１９の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散層２０が設けられている。
【００４１】
ポリシリコン７の積層ゲート１９のゲート長Ｌ方向（図１（ｄ）の断面）は、ポリシリコン１３とセルフアラインでパターニングされている。ポリシリコン７のＴｒの積層ゲート１９のゲート幅Ｗ方向（図１（ｂ）の断面）は、素子分離領域１２とセルフアラインでパターニングされている。すなわち、積層ゲート１９は、ポリシリコン７をパターニングし、このパターンにセルフアラインに素子分離領域１２を形成し、ポリシリコン１３とタングステンシリサイド１７を堆積した後、ポリシリコン７、１３とタングステンシリサイド１７をセルフアラインにゲート加工することで形成している。
【００４２】
実施例１の変形例の半導体装置（浮遊ゲートを有する不揮発性半導体記憶装置）の製造方法を説明する。なお、実施例１の変形例の製造方法は、実施例１で説明した（１）から（６）までの製造方法は同じである。そこで、（６）の次で、図５（ａ）、（ｂ）の次の工程から説明する。各工程における半導体装置の断面図を図７に示す。そして、図７の左側にはメモリセル領域を描き、右側には周辺回路領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００４３】
（１）まず、図５（ａ）（ｂ）のメモリセル領域の積層の第三と第一の窒化膜９、４と、周辺回路領域の第三と第二窒化膜９、８をエッチング除去し、ポリシリコン３、７の表面を露出させる。次ぎに、図７（ａ）（ｂ）に示すように、メモリセル領域においてはフローティングゲートとなり周辺回路領域においてはゲートとなるＦＧ２ポリシリコン１３を堆積する。
【００４４】
次に、セル領域の第３ゲート電極材１３を素子毎に分離する。すなわち、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１２上のポリシリコン１３を部分的にエッチング除去し、ポリシリコン１３のスリット１４を形成する。次いで、メモリセル領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５と、第４ゲート電極材のメモリセルのコントロールゲートとなるＣＧポリシリコン１６を堆積する。これらのことにより、ゲート電極１３上にインターポリ（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。
【００４５】
（２）レジストパターニング法により、レジストでメモリセル領域を覆い、周辺回路領域を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、周辺回路領域のＣＧポリシリコン１６とＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【００４６】
次に、メモリセル領域の第４ゲート電極材１６の上と、周辺領域の第３ゲート電極材１３の上に、第３及び第４ゲート電極材１３、１６より導電率の高い第５ゲート電極材１７を堆積する。まず、レジストを剥離し、図７（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域にＷＳｉ１７を堆積する。このことにより、ポリシリコン１３、１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。
【００４７】
（３）図６（ａ）（ｃ）に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図６（ｂ）（ｄ）に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。この後もまた、実施例１と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【００４８】
実施例１と同様に素子領域の端での凸状態のチャネルを有するＴｒの形成が回避され、信頼性の向上が図れる。
【００４９】
加えて、周辺Ｔｒゲートはポリシリコンの積層構造ではあるが、絶縁膜を挟まない構造となっており、従来技術２で必要となる下層電極へのコンタクト領域が不要となって、パターン面積の増大を抑えられる。つまりは、チッブサイズが小さく、製造コストが安くなる。
【００５０】
また、実施例１の変形例１でも、トンネル酸化膜、ＯＮＯ膜、ゲート酸化膜の表面と、これらの膜の成膜前の半導体装置の表面の上に、直接レジストを塗布する場合はない。このことにより、これらの膜は良好な界面形成が可能である。
【００５１】
（実施例２）
実施例２の半導体装置の製造方法について説明する。実施例２の半導体装置の製造方法は、実施例１の変形例の製造方法（前半は実施例１で、後半は実施例１の変形例の製造方法）を基本にしている。実施例１の変形例では、メモリセル領域と周辺領域に注目した。実施例２では、メモリセル領域と周辺領域に加え、新たに、メモリセル領域と周辺領域の間にいわゆる境界領域を設けて、これら３つの領域を有する半導体装置の製造方法について説明する。また、実施例２の半導体装置の境界領域の構造について説明する。
【００５２】
まず、実施例２の製造方法を説明する。製造方法の各工程における半導体装置の断面図を図８及び図９に示す。そして、図８及び図９の左側にはメモリセル領域を描き、右側には周辺回路領域を描き、それらの領域の間に境界領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００５３】
（１）まず、メモリセル領域、境界領域と周辺回路領域となるシリコン基板１の表面にトンネル酸化膜２を熱酸化によって形成する。図８（ａ）に示すように、酸化膜２上に、第１ゲート電極材すなわちメモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン３、第１ＣＭＰストッパー材となる第一窒化シリコン膜４と 第一酸化シリコン膜５を化学気相成長（ＣＶＤ）法により順に積層する。なお、メモリセル領域と周辺回路領域については、図８（ａ）の断面図の工程と同じ工程が、図３（ａ）（ｂ）に示されている。
【００５４】
（２）シリコン基板１上の周辺回路領域と境界領域に、順にゲート酸化膜６と第２ゲート電極材７と第２ＣＭＰストッパー材８を形成する。まず、レジストパターニング法により、レジストでメモリセル領域を覆い、一方、周辺回路領域と境界領域を露出させる。このレジストをマスクとしてＲＩＥを行う。このエッチングにより、周辺回路領域と境界領域にある第一酸化膜５と第一窒化膜４、ＦＧ１ポリシリコン３とトンネル酸化膜２を除去する。レジスト剥離後、熱酸化を実施して周辺回路領域と境界領域に周辺ゲート酸化膜６を形成する。この後、図８（ｂ）に示すように、メモリセル領域、境界領域と周辺回路領域に、周辺回路のトランジスタのゲート電極になるＰＧ１ポリシリコン７と第２窒化シリコン膜８をＣＶＤ法で成膜する。なお、メモリセル領域と周辺回路領域については、図８（ｂ）の断面図の工程と同じ工程が、図３（ｃ）（ｄ）に示されている。
【００５５】
（３）レジストパターニング法により、レジストで周辺回路領域を覆い、メモリセル領域と境界領域を露出させる。このレジストをマスクとしてＣＤＥを行う。このエッチングにより、セル領域にある第二窒化膜８とＰＧ１ポリシリコン７と第一酸化膜５とを除去し、第一窒化膜４を露出させる。また、境界領域においても、同様に膜８、７、５を除去し基板１を露出させる。レジストを剥離する。この後、図８（ｃ）に示すように、境界領域の露出した基板１を熱酸化して第３酸化シリコン膜３１を形成する。メモリセル領域、境界領域と周辺回路領域上に、ＣＭＰストッパー材となる第三窒化シリコン膜９と第２酸化シリコン膜１０をＣＶＤ法で成膜する。このことにより、ＣＭＰストッパー材４、８の補強ができる。なお、メモリセル領域と周辺回路領域については、図８（ｃ）の断面図の工程と同じ工程が、図３（ｅ）（ｆ）に示されている。
【００５６】
（４）次に、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する。まず、ＣＭＰストッパー材９、８、４とゲート電極材３、７をパターニングする。まず、レジストパターニング法により、レジストでメモリセル領域と周辺回路領域の素子領域を覆い、素子分離領域のレジストを除去する。このレジストをマスクとしてＲＩＥを行う。図８（ｄ）に示すように、第２酸化膜１０と、第３〜第１窒化膜９、８、４と、ポリシリコン３、７と、酸化膜６、２をエッチングしパターニングする。そして、レジストを剥離する。なお、メモリセル領域と周辺回路領域については、図８（ｄ）の断面図の工程と同じ工程が、図４（ａ）（ｂ）に示されている。
【００５７】
（５）第２酸化膜１０をマスクにＳｉ基板１をエッチングし、メモリセル領域と周辺回路領域に図４（ｃ）（ｄ）の溝部１１を形成する。このことにより、ゲート電極材３、７と自己整合的（セルフアライン）にＳｉ基板１に溝１１を形成することができる。
【００５８】
酸化シリコン膜１２をメモリセル領域、境界領域と周辺回路領域の全面に堆積し溝部１１を埋める。図９（ａ）に示すように、ＣＭＰによって酸化膜１２をポリッシュし、半導体装置の表面を平坦にし、第３窒化シリコン膜９の表面を露出させる。溝部１１に埋め込まれた酸化膜１２がＳＴＩになる。また、境界領域に成膜された膜１２もＣＭＰによって完全には除去されず、残存した膜３２が残る。なお、メモリセル領域と周辺回路領域については、図９（ａ）の断面図の工程と同じ工程が、図５（ａ）（ｂ）に示されている。
【００５９】
（６）図９（ａ）のメモリセル領域の積層の第３と第１の窒化膜９、４と、周辺回路領域の第３と第２窒化膜９、８をエッチング除去し、ポリシリコン３、７の表面を露出させる。この窒化膜のエッチングの際は、境界領域の外周部に位置し膜３２で覆われていない窒化膜９もエッチングされ、図９（ｂ）に示すスリット４６が形成される。なお、この窒化膜のエッチングの際には、酸化シリコン膜も多少エッチングされる。そして、スリット４６の底に位置する酸化膜３１がエッチングされ、基板１が露出する。また、絶縁膜１２と３２は上部のみがエッチングされる。
【００６０】
次ぎに、メモリセル領域においてはフローティングゲートとなり周辺回路領域においてはゲートとなるＦＧ２ポリシリコン１３を堆積する。セル領域の第３ゲート電極材１３を素子毎に分離する。すなわち、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１２上のポリシリコン１３を部分的にエッチング除去し、ポリシリコン１３のスリット１４を形成する。次いで、図９（ｂ）に示すように、メモリセル領域、境界領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５と、第４ゲート電極材のメモリセルのコントロールゲートとなるＣＧポリシリコン１６を堆積する。これらのことにより、ゲート電極１３上にインターポリ（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。なお、メモリセル領域と周辺回路領域については、図９（ｂ）の断面図の工程と同じ工程が、図７（ａ）（ｂ）に示されている。
【００６１】
（７）レジストパターニング法により、レジストでメモリセル領域と境界領域のメモリセル領域側を覆い、周辺回路領域と境界領域の周辺回路領域側を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、周辺回路領域と境界領域の周辺回路領域側のＣＧポリシリコン１６とＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【００６２】
次に、図９（ｃ）に示すように、メモリセル領域と境界領域のメモリセル領域側の第４ゲート電極材（ＷＳｉ）１６の上と、周辺領域と境界領域の周辺回路領域側の第３ゲート電極材１３の上に、第３及び第４ゲート電極材１３、１６より導電率の高い第５ゲート電極材１７を堆積する。このことにより、ポリシリコン１３、１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。なお、メモリセル領域と周辺回路領域については、図９（ｃ）の断面図の工程と同じ工程が、図７（ｃ）（ｄ）に示されている。
【００６３】
（８）図９（ｄ）の左側に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図９（ｄ）の右側に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。なお、メモリセル領域と周辺回路領域については、図９（ｄ）の断面図の工程と同じ工程が、図６（ｃ）（ｄ）に示されている。また、図９（ｄ）の断面図は、図９（ｃ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図である。逆に、図９（ｃ）の断面図は、図９（ｄ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。この後もまた、実施例１と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【００６４】
境界領域の基板が２段の溝形状にエッチングされることがないので、基板に大きな応力が発生することがない。
【００６５】
スリット４６の側壁の窒化膜を完全に除去しなくても、後に異なる膜種のエッチングをすることがなく、スリットを埋めてしまうのでパーティクルが発生することがない。
【００６６】
次ぎに、実施例２の半導体装置の境界領域の構造について説明する。半導体装置においては、図１０に示すような、境界領域を有する。
【００６７】
基板１の上部には、その基板１の表面を含むように拡散層３３と３４が設けられている。この拡散層３３、３４の導伝型は、基板１と同じ導伝型であり、基板１がｎ型半導体であれば拡散層もｎ型半導体であり、基板１がｐ型半導体であれば拡散層もｐ型半導体である。この拡散層３３、３４では、ポリシリコン１３に不純物が、Ｓ／Ｄ拡散層２０、２１の活性化の為の熱処理の際などに、スリット４６を介して拡散し活性化した。従って、不純物濃度は、基板１より拡散層３３、３４の方が高い。なお、基板の上層にウェルが形成されている場合は、上記基板１をウェルに置き換えればよい。従って、ウェルの導伝型と同じ導伝型のポリシリコン１３を設けることになる。
【００６８】
基板１の両端には、拡散層３３、３４の底部より深く埋め込まれた絶縁体１２が配置されている。絶縁体１２の上面の高さは基板１の表面の高さより高い。
【００６９】
拡散層３３と３４の間の基板１の表面上には、第３酸化シリコン膜３１が設けられている。第３酸化シリコン膜３１の上には第３窒化シリコン膜９が膜３１にちょうど重なるように設けられている。第３窒化シリコン膜９の上には、第２酸化膜３２が膜９にちょうど重なるように設けられている。
【００７０】
拡散層３３と絶縁体１２の間の基板１の表面上には、酸化シリコン膜２が設けられている。膜２の上にはポリシリコン膜３が膜２にちょうど重なるように設けられている。膜３の上面の高さは、絶縁体１２の上面の高さと等しい。
【００７１】
拡散層３４と絶縁体１２の間の基板１の表面上には、酸化シリコン膜６が設けられている。膜６の上にはポリシリコン膜７が膜６にちょうど重なるように設けられている。膜７の上面の高さは、絶縁体１２の上面の高さと等しい。
【００７２】
ポリシリコン１３は、スリット４６の内部に配置され拡散層３３、３４の上に設けられる。また、ポリシリコン１３は、ポリシリコン３、７と第２酸化膜３２の上面の全面に設けられる。さらに、ポリシリコン１３は、絶縁体１２の上面の一部にされる。ポリシリコン１３は拡散層３３、３４を介して基板１に導通している。
【００７３】
ポリシリコン１３の上面の一部にはＯＮＯ膜１５が設けられている。ＯＮＯ膜１５の絶縁体１２の上方の端面は、ポリシリコン１３の端面と一致している。
【００７４】
ＯＮＯ膜１５の上には、ポリシリコン膜１６が膜１５にちょうど重なるように設けられる。
【００７５】
タングステンシリサイド膜１７は、膜１６の上面の全面の上とポリシリコン１３の上面の上に設けられる。膜１７の端面は、ポリシリコン１３の端面と一致している。
【００７６】
膜１７の上全面に絶縁膜２２が設けられる。絶縁体１２の上にも絶縁膜２２が設けられる。
【００７７】
これらのことにより、膜１６は、膜１７を介してポリシリコン１３に導通する。ポリシリコン１３は基板１に導通する。よって、導電体である膜１６、１７、１３、３、７を所定の基板（ウェル）１の電位に設定できるので、これらの導電体１６、１７、１３、３、７が関与する信号線の寄生容量を変動しにくくすることができる。そして、信号線からの信号の検出感度を高めることができる。
【００７８】
（実施例２の変形例）
実施例２の変形例の半導体装置の境界領域の構造について説明する。半導体装置においては、図１１に示すような、境界領域を有する。図１１の境界領域は、図１０の境界領域と比較して、膜１７が、ポリシリコン１３を介することなく基板１と導通できる点で異なっている。その為に、図１１の境界領域では、新たに、拡散層３５とプラグ３６、３７と配線３８を有している。膜１７は、導体であるプラグ３６、３７と配線３８により基板１に接続される。また、拡散層３５の導伝型は、基板（ウェル）１、拡散層３３、３４の導伝型と同じである。プラグ３６と基板１のコンタクト抵抗を下げる為に不純物濃度は、基板１の不純物濃度より高い。なお、拡散層３５は、基板１と異なるウェルのＳ／Ｄ拡散層の形成と同時に形成すればよい。同様に、プラグ３６、３７と配線３８は、メモリセル領域と周辺領域のプラグと配線の形成と同時に形成すればよい。
【００７９】
（実施例３）
実施例３の半導体装置の製造方法を説明する。実施例１と２では、ＮＯＲ型の浮遊ゲートを有する不揮発性半導体記憶装置が容易に形成できるのに対して、実施例３の半導体装置の製造方法では、ＮＡＮＤ型の浮遊ゲートを有する不揮発性半導体記憶装置が容易に形成できる。なお、実施例３の製造方法は、実施例２で説明した（１）から（６）の図９（ｂ）の工程までの製造方法は同じである。そこで、（６）の図９（ｂ）の次の工程から説明する。各工程における半導体装置の断面図を図１２に示す。そして、図１２の左側にはメモリセル領域を描き、右側には周辺回路領域を描いている。中央には境界領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００８０】
（１）図１２（ａ）に示すように、メモリセル領域、境界領域、周辺領域のポリシリコン１６の上に、タングステンシリサイド膜１７を成膜する。このことにより、ポリシリコン１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。
【００８１】
（２）図１２（ｂ）の左側に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図１２（ｂ）の右側に示すように、レジストパターニングとＲＩＥによって、周辺回路領域の膜１７、１６、ＯＮＯ膜１５とゲート電極材１３、７をパターニングし、周辺回路領域の積層ゲート電極４０を形成する。なお、積層構造が電極１８と４０で酷似しているので同時に、パターニングとＲＩＥを行うことができる。また、図１２（ｂ）の断面図は、図１２（ａ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図である。逆に、図１２（ａ）の断面図は、図１２（ｂ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。この後もまた、実施例１と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【００８２】
なお、積層電極４０にＯＮＯ膜１５が挟まれているので、外部電極と電極１３、７の導通を取るために、図１３に示すようなゲート電極引き出し用パッド４１を絶縁体１２の上に形成する。これには、パッド４１の形状の多層電極４０を形成し、パッド４１上の膜１７、１６、１５を除去すればよい。そして、絶縁膜２２に形成したコンタクト孔４２にプラグを形成し、外部電極に接続させる。
【００８３】
境界領域の基板が２段の溝形状にエッチングされることがないので、基板に大きな応力が発生することがない。
【００８４】
スリット４６の側壁の窒化膜を完全に除去しなくても、後に異なる膜種のエッチングをすることがなく、スリットを埋めてしまうのでパーティクルが発生することがない。
【００８５】
実施例３の半導体装置の境界領域の構造について説明する。半導体装置においては、図１４に示すような境界領域を有する。図１４の境界領域は、図１０の境界領域と比較して、膜１５と１６が、ポリシリコン１３、膜１７とちょうど重なるように形成されている点で異なっている。その為に、ＯＮＯ膜１５によって、膜１６、１７は、ポリシリコン１３に導通することができない。しかし、ポリシリコン１３は、拡散層１３を介して基板１に導通することができる。したがって、ポリシリコン１３の電位は常に基板１の電位に設定することができる。膜１６と１７の電位は常に基板１の電位に設定できるわけではない。
【００８６】
（実施例３の変形例１）
実施例３の変形例１の半導体装置の境界領域の構造について説明する。半導体装置においては、図１５に示すような、境界領域を有する。図１５の境界領域は、図１４の境界領域と比較して、膜１７と１６が、ポリシリコン１３と導通できる点で異なっている。その為に、図１５の境界領域では、新たに、プラグ４３、４４と配線４５を有している。膜１７は、導体であるプラグ４３、４４と配線４５によりポリシリコン１３に接続される。なお、ポリシリコン１３の上面は、プラグ４３と絶縁膜２２に接している。プラグ４３、４４と配線４５は、メモリセル領域と周辺領域のプラグと配線の形成と同時に形成すればよい。これらのことにより、ポリシリコン１３だけでなく、膜１７と１６の電位も常に基板１の電位に設定することができる。
【００８７】
（実施例３の変形例２）
実施例３の変形例２の半導体装置の境界領域の構造について説明する。半導体装置においては、図１６に示すような、境界領域を有する。図１６の境界領域は、図１４の境界領域と比較して、膜１７と１６が、基板１と導通できる点で異なっている。導通の方法及び導通の為の構造は、図１１と同じで、新たに、拡散層３５とプラグ３６、３７と配線３８を設けるものである。このことにより、ポリシリコン１３だけでなく、膜１７と１６の電位も常に基板１の電位に設定することができる。
【００８８】
（実施例３の変形例３）
実施例３の変形例３の半導体装置の境界領域の構造について説明する。半導体装置においては、図１７に示すような、境界領域を有する。図１７の境界領域も、図１４の境界領域と比較して、膜１７と１６が、基板１と導通できる点で異なっている。導通の方法及び導通の為の構造は、図１５と図１６の方法と構造を組み合わせたものである。このことにより、ポリシリコン１３だけでなく、膜１７と１６の電位も常に基板１の電位に設定することができる。
【００８９】
（実施例４）
実施例４の半導体装置の製造方法について説明する。実施例４の半導体装置の製造方法は、実施例２の製造方法を基本にしている。実施例４でも、実施例２と同様に、メモリセル領域と周辺領域と境界領域の３つの領域を有する半導体装置の製造方法について説明する。また、実施例４の半導体装置の境界領域の構造についても説明する。
【００９０】
まず、実施例４の製造方法を説明する。製造方法の各工程における半導体装置の断面図を図１８乃至図２０に示す。そして、図１８乃至図２０の左側にはメモリセル領域を描き、右側には周辺回路領域を描き、それらの領域の間に境界領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００９１】
（１）まず、メモリセル領域、境界領域と周辺回路領域となるシリコン基板１の表面にトンネル酸化膜２を熱酸化によって形成する。図１８（ａ）に示すように、酸化膜２上に、ＦＧ１ポリシリコン３、第一窒化シリコン膜４をＣＶＤ法により順に積層する。
【００９２】
（２）基板１上の周辺回路領域と境界領域に、順にゲート酸化膜６と第２ゲート電極材７と第２ＣＭＰストッパー材８を形成する。まず、レジストパターニング法により、レジストでメモリセル領域を覆い、一方、周辺回路領域と境界領域を露出させる。このレジストをマスクとしてＲＩＥを行う。周辺回路領域と境界領域にある第一窒化膜４、ポリシリコン３と酸化膜２を除去する。レジスト剥離後、熱酸化を実施して周辺回路領域と境界領域に周辺ゲート酸化膜６を形成する。この後、図１８（ｂ）に示すように、メモリセル領域、境界領域と周辺回路領域に、ＰＧ１ポリシリコン７と第２窒化シリコン膜８をＣＶＤ法で成膜する。
【００９３】
（３）レジストで周辺回路領域を覆い、メモリセル領域と境界領域を露出させる。このレジストをマスクとしてＣＤＥを行う。セル領域では、第二窒化膜８とＰＧ１ポリシリコン７を除去し、第一窒化膜４を露出させる。境界領域では、同様に膜８、７、６を除去し基板１を露出させる。レジストを剥離する。この後、図１８（ｃ）に示すように、メモリセル領域、境界領域と周辺回路領域上に第２酸化シリコン膜１０をＣＶＤ法で成膜する。
【００９４】
（４）次に、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する。図１９（ａ）に示すように、酸化膜１０とＣＭＰストッパー材８、４とゲート電極材３、７と酸化膜２、６をパターニングする。
【００９５】
（５）第２酸化膜１０をマスクにＳｉ基板１をエッチングし、メモリセル領域と周辺回路領域に溝部を形成する。このことにより、ゲート電極材３、７と自己整合的（セルフアライン）にＳｉ基板１に溝１１を形成することができる。
【００９６】
酸化シリコン膜１２をメモリセル領域、境界領域と周辺回路領域の全面に堆積し溝部１１を埋める。図１９（ｂ）に示すように、ＣＭＰによって酸化膜１２をポリッシュし、窒化シリコン膜４、８の表面を露出させる。溝部１１に埋め込まれた酸化膜１２がＳＴＩになる。また、境界領域に成膜された膜１２もＣＭＰによって完全には除去されず、残存した膜３２が残る。
【００９７】
（６）図１９（ｂ）の窒化膜４と８をエッチング除去し、ポリシリコン３、７の表面を露出させる。実施例４では実施例２のようなスリット４６は形成されない。なお、この窒化膜のエッチングの際には、酸化シリコン１２、３２も多少エッチングされる。しかし、基板１が露出することはない。
【００９８】
次ぎに、ＦＧ２ポリシリコン１３を堆積する。セル領域の第３ゲート電極材１３を素子毎に分離し、スリット１４を形成する。次いで、図１９（ｃ）に示すように、メモリセル領域、境界領域と周辺回路領域の全面に、ＯＮＯ膜１５とＣＧポリシリコン１６を堆積する。
【００９９】
（７）レジストパターニング法により、レジストでメモリセル領域と境界領域のメモリセル領域側を覆い、周辺回路領域と境界領域の周辺回路領域側を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、周辺回路領域と境界領域の周辺回路領域側のＣＧポリシリコン１６とＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【０１００】
次に、図２０（ａ）に示すように、メモリセル領域と境界領域のメモリセル領域側の第４ゲート電極材（ＷＳｉ）１６の上と、周辺領域と境界領域の周辺回路領域側の第３ゲート電極材１３の上の、いわゆる全面に、第５ゲート電極材（ＷＳｉ）１７を堆積する。このことにより、ポリシリコン１３、１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。
【０１０１】
（８）図２０（ｂ）の左側に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図２０（ｂ）の右側に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。また、図２０（ｂ）の断面図は、図２０（ａ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図である。逆に、図２０（ａ）の断面図は、図２０（ｂ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。この後もまた、実施例２と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【０１０２】
境界領域の基板が２段の溝形状にエッチングされることがないので、基板に大きな応力が発生することがない。
【０１０３】
スリットが形成されないので、スリット内に埋め込まれた異なる膜種のエッチング際のパーティクルが発生することがない。
【０１０４】
実施例４の半導体装置の境界領域の構造について説明する。半導体装置においては、図２１に示すような、境界領域を有する。図２１の境界領域は、実施例２の図１０の境界領域と比較して、拡散層３３、３４とスリット４６が存在しない点で異なっている。また、膜３２の下部で基板１の上方に窒化膜９が存在しない点で異なっている。拡散層３３、３４とスリット４６が存在しないために、膜１３、１６、１７と基板１との導通を目的として、図１１と同じに拡散層３５とプラグ３６、３７と配線３８を設けている。このことにより、ポリシリコン１３と膜１７、１６の電位を常に基板１の電位に設定することができる。
【０１０５】
（実施例５）
実施例５の半導体装置の製造方法について説明する。実施例５の半導体装置の製造方法は、例えば、浮遊ゲートを有する不揮発性半導体記憶装置の製造過程において、メモリセル領域と周辺回路領域の間の領域（いわゆる境界領域）について説明する。この説明では、メモリセル領域と周辺回路領域の間に、素子分離領域としてＳＴＩを設ける場合を説明する。
【０１０６】
（１）まず、メモリセル領域と周辺回路領域となるシリコン（Ｓｉ）基板１０１の表面にトンネル酸化膜１０２を形成する。図２５（ａ）に示すように、メモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン１０３と窒化シリコン（Ｓｉ３Ｎ４）膜１０４を堆積する。
【０１０７】
（２）レジストパターニング法により、メモリセル領域をレジストで覆い、周辺領域を露出させる。このレジストをマスクとしてＲＩＥ法によって、周辺領域の窒化シリコン膜１０４、ポリシリコン１０３とトンネル酸化膜１０２をエッチングする。周辺回路領域の基板１０１の上に周辺ゲート酸化膜１１１を熱酸化によって形成する。図２５（ｂ）に示すように、メモリセル領域と周辺回路領域に、周辺回路のゲート電極となるポリ（Ｐｏｌｙ）シリコン１１２と窒化シリコン膜１１３を堆積する。
【０１０８】
（３）レジストパターニング法により、周辺領域をレジストで覆い、メモリセル領域を露出させる。このレジストをマスクとしてＲＩＥ法によって、メモリセル領域の窒化シリコン膜１１３とポリシリコン１１２をエッチングする。この時、膜１０４、１０３で形成される段差の側面に形成された膜１１３、１１２は、エッチングされにくく、残差として残りパーティクルの原因となる場合があった。そこで、十分にエッチングを行うと、図２５（ｃ）に示すように、レジストの覆われていない膜１１１もエッチングされ、基板１０１が露出したスリット１４７が形成される。
【０１０９】
（４）図２５（ｄ）に示すように、ＳＴＩを形成する領域１４８以外の領域にレジスト膜１４６を設ける。レジスト１４６をマスクに基板１０１までＲＩＥ法でエッチングを行う。図２６（ａ）に示すように、スリット１４７の位置には溝１４９より深い溝１５０が形成される。これらの溝１４９、１５０に絶縁体１５１を埋め込むと、図２６（ｂ）に示すように、溝１５０の内部にボイド１５２が発生し、応力が集中しやすいこの２段の溝１４９、１５０の構造にあって、溝１５０に集中する応力を緩和し、基板１０１に発生する場合がある欠陥を低減できる。
【０１１０】
【発明の効果】
以上述べたように、本発明によれば、周辺Ｔｒのパターン面積を増大させることが無く、周辺Ｔｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成することが無く、メモリセルと周辺Ｔｒを並行して製造する半導体装置の製造方法を提供することができる。
【０１１１】
また、本発明によれば、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置の製造方法を提供することができる。
【０１１２】
本発明によれば、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】実施例１の半導体装置のメモリセル領域と周辺回路領域の断面図である。
【図２】実施例１の半導体装置のメモリセル領域と周辺回路領域の上方からの透視図である。
【図３】実施例１の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その１）である。
【図４】実施例１の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その２）である。
【図５】実施例１の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その３）である。
【図６】実施例１の変形例の半導体装置のメモリセル領域と周辺回路領域の断面図である。
【図７】実施例１の変形例の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図である。
【図８】実施例２の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その１）である。
【図９】実施例２の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その２）である。
【図１０】実施例２の半導体装置の境界領域の断面図である。
【図１１】実施例２の変形例の半導体装置の境界領域の断面図である。
【図１２】実施例３の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図である。
【図１３】実施例３の半導体装置の製造途中の境界領域の断面図と上方からの透視図である。
【図１４】実施例３の半導体装置の境界領域の断面図である。
【図１５】実施例３の変形例１の半導体装置の境界領域の断面図である。
【図１６】実施例３の変形例２の半導体装置の境界領域の断面図である。
【図１７】実施例３の変形例３の半導体装置の境界領域の断面図である。
【図１８】実施例４の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その１）である。
【図１９】実施例４の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その２）である。
【図２０】実施例４の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その３）である。
【図２１】実施例４の半導体装置の境界領域の断面図である。
【図２２】従来例に係る半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その１）である。
【図２３】従来例に係る半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その２）である。
【図２４】従来例に係る半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その３）である。
【図２５】実施例５に係る半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その１）である。
【図２６】実施例５に係る半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その２）である。
【符号の説明】
１、１０１、 シリコン基板
２、１０２、 トンネル酸化膜
３、１０３、 ＦＧ１ポリシリコン
４ 第１窒化シリコン膜
５ 第１酸化シリコン膜
６、１１１、 周辺ゲート酸化膜
７ ＰＧ１ポリシリコン
８ 第２窒化シリコン膜
９ 第３窒化シリコン膜
１０ 第２酸化シリコン膜
１１ 溝
１２、１０７ 酸化シリコン膜（素子分離領域）
１３、１０８、 ＦＧ２ポリシリコン
１４、１０９、 スリット
１５、１１０、 ＯＮＯ膜
１６、１１２、 ＣＧポリシリコン
１７、１１３、 タングステンシリサイド（ＷＳｉ）膜
１８ 多電位の積層ゲート
１９ 単電位の積層ゲート
２０、２１ Ｓ／Ｄ拡散層
２２ 層間絶縁膜
３１ 第３酸化シリコン膜
３２ 残存した第２酸化膜
３３、３４、３５ 拡散層
３６、３７ プラグ
３８ 配線
３９ 層間絶縁膜
４０ 積層ゲート電極
４１ ゲート電極用パッド
４２ コンタクト孔
４３、４４ プラグ
４５ 配線
４６ スリット
１０４、 窒化シリコン膜
１０５、 酸化シリコン膜
１１８ 窓
１１９、１２１、１２２ エッチング幅
１２０ 素子領域の角
１２３ 凸状態のＴｒのチャネル発生部
１２４ 通常のＴｒのチャネル発生部
１４５ コンタクト領域
１４６ レジスト膜
１４７ スリット
１４８ 素子分離用の開口パターン
１４９ 上段の溝
１５０ 下段の溝
１５１ 素子分離領域（絶縁物、ＳＴＩ）
１５２ ボイド
【発明の属する技術分野】
本発明は、メモリセル領域と周辺回路領域を有する半導体装置の製造方法に関し、特に、浮遊ゲートを有する不揮発性半導体記憶装置の製造に使用される。
【０００２】
【従来の技術】
浮遊ゲートを有する不揮発性半導体記憶装置の従来の製造方法を説明する。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイドゲートの場合を説明する。
【０００３】
（１）まず、メモリセル領域と周辺回路領域となるシリコン（Ｓｉ）基板１０１の表面にトンネル酸化膜１０２を形成する。図２２（ａ）（ｂ）に示すように、メモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン１０３、窒化シリコン（Ｓｉ３Ｎ４）膜１０４と酸化シリコン（ＳｉＯ２）膜１０５を堆積する。
【０００４】
（２）レジストパターニング法により、メモリセル領域と周辺回路領域の素子領域をレジストで覆い、素子分離領域を露出させる。このレジストをマスクとして反応性イオンエッチング（ＲＩＥ）法によって、素子分離領域の酸化シリコン膜１０５、窒化シリコン膜１０４、ポリシリコン１０３とトンネル酸化膜１０２をエッチングする。
【０００５】
酸化シリコン膜１０５をマスクに基板１０１をエッチングし溝部を形成する。酸化シリコン膜１０７を堆積し溝部を埋めた後、ケミカルメカニカルポリッシング（ＣＭＰ）法によって酸化膜１０７をポリッシュし、図２２（ｃ）（ｄ）に示すように、窒化膜１０４の表面を露出させる。溝部に埋め込まれた酸化膜１０７が素子分離領域（ＳＴＩ（Shallow Trench Isolation））になる。
【０００６】
（３）窒化膜１０４をエッチング除去し、ポリシリコン１０３の表面を露出させた後、メモリセルのフローティングゲートとなるＦＧ２ポリ（Ｐｏｌｙ）シリコン１０８を堆積する。その後、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１０７上にＰＧ２ポリシリコン１０８のスリット１０９を形成する。次いで、図２２（ｅ）（ｆ）に示すように、酸化窒化シリコン膜（いわゆる、ＯＮＯ膜）１１０を成膜する。
【０００７】
（４）レジストパターニングと、ＲＩＥにより、周辺回路領域のＯＮＯ膜１１０、ポリシリコン１０８と１０３をエッチング除去する。Ｗｅｔエッチングによって、図２３（ａ）（ｂ）に示すように、周辺回路領域のトンネル酸化膜１０２をエッチング剥離する。
【０００８】
このエッチングの時、図２３（ｂ）の窓１１８の部分を拡大した図２３（ｃ）に示すように、素子分離領域の酸化膜１０７もエッチングされ幅１１９、１２２だけ後退する。そして、素子領域の素子分離領域１０７と接触する面が露出し、素子領域端で素子領域の角１２０が露出する場合がある。
【０００９】
（５）周辺回路領域の基板１０１の上に周辺ゲート酸化膜１１１を熱酸化によって形成する。メモリセル領域と周辺回路領域に、メモリセルのコントロールゲートとなるＣＧポリ（Ｐｏｌｙ）シリコン１１２とタングステンシリコン（ＷＳｉ）１１３を堆積する。
【００１０】
膜１１１の熱酸化の時、図２３（ｃ）の角１２０の下方のシリコン１０１の露出面も酸化される。ポリシリコン１１２の堆積の時、図２４（ｂ）の窓１１８の部分を拡大した図２４（ｃ）に示すように、素子分離領域の酸化膜１０７の後退した領域にもポリシリコン１１２は埋め込まれる。すなわち、素子領域の素子分離領域１０７と対向する面においても、メタル酸化物半導体（ＭＯＳ）構造が構成される。このことにより、素子領域の基板１０１の上面だけでなく、上記対向する面にもチャネルが形成される。素子領域端１２３では凸状態のチャネルを有するＴｒが形成される。この場合、ゲート電極からの電界が集中し易い構造となり、通常のチャネル発生部１２４でのチャネルの発生する電圧より低いゲート電圧でチャネルが形成される場合がある。このことにより、素子（トランジスタ、Ｔｒ）のリーク電流が生じ易いという問題があった。
【００１１】
【発明が解決しようとする課題】
本発明は、上記問題に鑑みて為されたものであり、その目的とするところは、周辺Ｔｒのパターン面積を増大させることが無く、周辺Ｔｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成することが無く、メモリセルと周辺Ｔｒを並行して製造する半導体装置の製造方法を提供することにある。
【００１２】
また、本発明の目的は、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置の製造方法を提供することにある。
【００１３】
本発明の目的は、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、シリコン基板上のセル領域に、順にトンネル酸化膜と第１ゲート電極材とＣＭＰストッパーとなる第１絶縁膜を形成する第１工程と、次に、第１工程とは別の工程として、シリコン基板上の周辺回路領域に、順にゲート酸化膜と第２ゲート電極材とＣＭＰストッパーとなる第２絶縁膜を形成する第２工程と、次に、セル領域の第１絶縁膜、第１ゲート電極材、トンネル酸化膜及びシリコン基板を同一パターンでエッチングして素子分離溝を形成するとともに、周辺回路領域の第２絶縁膜、第２ゲート電極材、ゲート酸化膜及びシリコン基板を同一パターンでエッチングして素子分離溝を形成し、それぞれの前記分離溝に素子分離絶縁膜を埋め込んで、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する第３工程と、次に、第１絶縁膜及び前記第２絶縁膜を除去して、第１ゲート電極材と第２ゲート電極材の上に、第３ゲート電極材を堆積する第４工程と、次に、セル領域の第３ゲート電極材を素子領域毎に分離する第５工程と、次に、第３ゲート電極材の表面に第３絶縁膜を形成する第６工程と、最後に、第３絶縁膜の表面に第４ゲート電極材を堆積する第７工程とを有する半導体装置の製造方法にある。
【００１５】
この製造方法においては、素子分離領域を形成する第３工程の前に、第２工程において、既にゲート酸化膜と第２ゲート電極材が形成されているので、従来例１の問題となるＭＯＳ構造が形成されることはない。
【００１６】
【発明の実施の形態】
以下図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００１７】
（実施例１）
まず、実施例１の半導体装置の構造について説明する。半導体装置においては、図１（ａ）（ｃ）図２（ａ）に示すような、不揮発性メモリセルが、浮遊ゲート３、１３を有する多電位の積層ゲート１８を有する。図２（ａ）のＩＡ方向の断面図が図１（ｃ）であり、ＩＢ方向の断面図が図１（ａ）である。
【００１８】
そのセルのアレーの周辺回路に配置されるトランジスタ（Ｔｒ）が、ゲート酸化膜６上にポリ（Ｐｏｌｙ）シリコン７と、ポリシリコン７の上に設けられたポリシリコン１３と、ポリシリコン１３上に設けられたポリ（Ｐｏｌｙ）シリコン１６を有し単電位の積層ゲート１９を有する。図２（ｂ）のＩＩＡ方向の断面図が図１（ｄ）であり、ＩＩＢ方向の断面図が図１（ｂ）である。
【００１９】
積層ゲート１８は、トンネル酸化膜２の上に、フローティングゲートとなるポリシリコン３と１３が積層されている。ポリシリコン１３の上には、ゲート絶縁膜として酸化窒化シリコン（ＯＮＯ）膜が設けられている。ＯＮＯ膜の上にはコントロールゲートとしてポリシリコン１６とタングステンシリサイド膜１７が積奏されている。また、図１（ｃ）に示すように、積層ゲート１８の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散層２１が設けられている。
【００２０】
積層ゲート１９は、ゲート酸化膜６の上に、ゲート電極となるポリシリコン７と１３と１６とタングステンシリサイド膜１７が積層されている。なお、積層ゲート１８と１９のポリシリコン１３と１６は同時に成膜されたものである。同様に積層ゲート１８と１９の膜１７も同時に成膜されたものである。また、図１（ｄ）に示すように、積層ゲート１９の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散層２０が設けられている。
【００２１】
ポリシリコン７の積層ゲート１９のゲート長Ｌ方向（図１（ｄ）の断面）は、ポリシリコン１３とセルフアラインでパターニングされている。ポリシリコン７のＴｒの積層ゲート１９のゲート幅Ｗ方向（図１（ｂ）の断面）は、素子分離領域１２とセルフアラインでパターニングされている。すなわち、積層ゲート１９は、ポリシリコン７をパターニングし、このパターンにセルフアラインに素子分離領域１２を形成し、ポリシリコン１３、１６とタングステンシリサイド１７を堆積した後、それぞれ（７、１３、１６、１７）をセルフアラインにゲート加工することで形成している。
【００２２】
浮遊ゲートを有する不揮発性半導体記憶装置の製造方法を詳細に説明する。すなわち、積層構造のゲート電極を有するメモリセルと、メモリセルの記録と読み出し等の制御をする周辺回路を、同一チップ上に形成する半導体メモリの製造方法について説明する。製造方法の各工程における半導体装置の断面図を図３乃至５に示す。そして、図３乃至５の左側にはメモリセル領域を描き、右側には周辺回路領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００２３】
（１）シリコン（Ｓｉ）基板１上のセル領域に、順にトンネル酸化膜２と第１ゲート電極材３と第１ＣＭＰストッパー材４を形成する。まず、メモリセル領域と周辺回路領域となるシリコン基板１の表面にトンネル酸化膜２を熱酸化によって形成する。図３（ａ）（ｂ）に示すように、酸化膜２上に、第１ゲート電極材すなわちメモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン３、第１ＣＭＰストッパー材となる第一窒化シリコン膜４と 第一酸化シリコン膜５を化学気相成長（ＣＶＤ）法により順に積層する。
【００２４】
（２）シリコン基板１上の周辺回路領域に、順にゲート酸化膜６と第２ゲート電極材７と第２ＣＭＰストッパー材８を形成する。まず、レジストパターニング法により、レジストでメモリセル領域を覆い、一方、周辺回路領域を露出させる。このレジストをマスクとしてリアクティブイオンエッチング（ＲＩＥ）を行う。このエッチングにより、周辺回路領域にある第一酸化膜５と第一窒化膜４、ＦＧ１ポリシリコン３とトンネル酸化膜２を除去する。レジスト剥離後、熱酸化を実施して周辺回路領域に周辺ゲート酸化膜６を形成する。この熱酸化の際に、メモリセル領域は窒化膜４により、ポリシリコン３、酸化膜２や基板１の上面がさらに酸化することはない。この後、図３（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域に、周辺回路のトランジスタのゲート電極になるＰＧ１ポリシリコン７と第二窒化シリコン膜８をＣＶＤ法で成膜する。
【００２５】
（３）レジストパターニング法により、レジストで周辺回路領域を覆い、メモリセル領域を露出させる。このレジストをマスクとしてケミカルドライエッチング（ＣＤＥ）を行う。このエッチングにより、セル領域にある第二窒化膜８とＰＧ１ポリシリコン７と第一酸化膜５とを除去し、第一窒化膜４を露出させる。レジストを剥離する。この後、図３（ｅ）（ｆ）に示すように、メモリセル領域と周辺回路領域上に、ＣＭＰストッパー材となる第三窒化シリコン膜９と第二酸化シリコン膜１０をＣＶＤ法で成膜する。このことにより、ＣＭＰストッパー材４、８の補強ができる。
【００２６】
（４）次に、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する。まず、ＣＭＰストッパー材９、８、４とゲート電極材３、７をパターニングする。まず、レジストパターニング法により、レジストでメモリセル領域と周辺回路領域の素子領域を覆い、素子分離領域を露出させる。このレジストをマスクとしてＲＩＥを行う。図４（ａ）（ｂ）に示すように、第二酸化膜１０と、第三〜第一窒化膜９、８、４と、ポリシリコン３、７と、酸化膜６、２をエッチングしパターニングする。そして、レジストを剥離する。
【００２７】
（５）図４（ｃ）（ｄ）に示すように、第二酸化膜１０をマスクにＳｉ基板１をエッチングし、溝部１１を形成する。このことにより、ゲート電極材３、７と自己整合的（セルフアライン）にＳｉ基板１に溝１１を形成することができる。なお、（４）と（５）の工程は、以下のように行ってもよい。レジストパターニング法により、レジストでメモリセル領域と周辺回路領域の素子領域を覆い、素子分離領域を露出させる。このレジストをマスクとしてＲＩＥを行い、第二酸化膜１０をエッチングしパターニングする。そして、レジストを剥離する。次ぎに、第二酸化膜１０をマスクに、第三〜第一窒化膜９、８、４と、ポリシリコン３、７と、酸化膜６、２と、Ｓｉ基板１をエッチングし、溝部１１を形成する。このことにより、レジストを用いたエッチングの際に基板１を露出させることがない。
【００２８】
（６）酸化シリコン膜１２をメモリセル領域と周辺回路領域の全面に堆積し溝部を埋める。図５（ａ）（ｂ）に示すように、ＣＭＰによって酸化膜１２をポリッシュしこの表面を平坦にし、第三窒化シリコン膜９の表面を露出させる。溝部１１に埋め込まれた酸化膜１２が素子分離領域（Shallow Trench Isolation：ＳＴＩ）になる。
【００２９】
（７）第１ゲート電極材３と第２ゲート電極材７の上に、第３ゲート電極材１３を堆積する。まず、メモリセル領域の積層の第三と第一の窒化膜９、４と、周辺回路領域の第三と第二窒化膜９、８をエッチング除去し、ポリシリコン３、７の表面を露出させる。メモリセル領域においてはフローティングゲートとなり周辺回路領域においてはゲートとなるＦＧ２ポリシリコン１３を堆積する。
【００３０】
次に、セル領域の第３ゲート電極材１３を素子毎に分離する。すなわち、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１２上のポリシリコン１３を部分的にエッチング除去し、ポリシリコン１３のスリット１４を形成する。次いで、図５（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５を堆積する。これらのことにより、ゲート電極１３上にインターポリ（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。
【００３１】
（８）レジストパターニング法により、レジストでメモリセル領域を覆い、周辺回路領域を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、ＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【００３２】
次に、セル領域ＯＮＯ膜１５および周辺領域第３ゲート電極材１３の上に第４ゲート電極材１６を堆積し、その上に第４ゲート電極材１６より導電率の高い第５ゲート電極材１７を堆積する。まず、レジストを剥離し、図５（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域にポリシリコン１６とＷＳｉ１７を堆積する。このことにより、ポリシリコン１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。なお、第５ゲート電極材１７としては、ＷＳｉに限らず、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、チタンナイトライド（ＴｉＮ）、タングステン（Ｗ）、チタン（Ｔｉ）等であってもよい。
【００３３】
（９）図１（ａ）（ｃ）に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図１（ｂ）（ｄ）に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１６、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。この後、それぞれのゲート電極１８、１９をマスクにイオン注入を行う。次に、アニールを行い注入した領域を活性化し、ソース／ドレイン（Ｓ／Ｄ）拡散層２０、２１を形成する。そして、セル領域と周辺回路領域の全面に層間絶縁膜２２を堆積する。
【００３４】
この後、図示しないが、層間絶縁膜２２にコンタクト孔を開口し、絶縁膜２２上にメタル配線を形成し、パッシベーション膜を堆積する。最後に、パッシベーション膜にパッド開口を行う。以上により不揮発性半導体記憶装置を完成できる。
【００３５】
従来例１に見られた素子領域の端での凸状態のチャネルを有するＴｒの形成が回避され、信頼性の向上が図れる。低電界でのドレインリークが抑制されるので、Ｔｒの低しきい値の設定が可能となり、アクセス速度の向上が図れる。
【００３６】
加えて、周辺Ｔｒゲートはポリシリコンの積層構造ではあるが、絶縁膜を挟まない構造となっており、従来技術２で必要となる下層電極へのコンタクト領域が不要となって、パターン面積の増大を抑えられる。つまりは、チッブサイズが小さく、製造コストが安くなる。
【００３７】
また、従来例１と２では、トンネル酸化膜、ＯＮＯ膜、ゲート酸化膜の表面と、これらの膜の成膜前の半導体装置の表面の上に、直接レジストを塗布する場合があるが、実施例１では直接塗布される場合はない。このことにより、これらの膜は良好な界面形成が可能である。
【００３８】
（実施例１の変形例）
まず、実施例１の変形例の半導体装置の構造について説明する。実施例１の変形例の半導体装置のメモリセル領域の構造は、図６（ａ）（ｃ）に示すように、実施例１の構造と同じである。よってメモリセル領域の上面図は実施例１の上面図をもって実施例１の変形例を表すことができ、図２（ａ）のＩＡ方向の断面図が図６（ｃ）であり、ＩＢ方向の断面図が図６（ａ）である。
【００３９】
一方、周辺回路に配置されるトランジスタ（Ｔｒ）が、ゲート酸化膜６上にポリ（Ｐｏｌｙ）シリコン７と、ポリシリコン７の上に設けられたポリシリコン１３とを有し単電位の積層ゲート１９を有する。ただし、周辺領域の上面図は実施例１の上面図をもって実施例１の変形例を表すことができ、図２（ｂ）のＩＩＡ方向の断面図が図６（ｄ）であり、ＩＩＢ方向の断面図が図６（ｂ）である。
【００４０】
積層ゲート１９は、ゲート酸化膜６の上に、ゲート電極となるポリシリコン７と１３とタングステンシリサイド膜１７が積層されている。なお、積層ゲート１８と１９のポリシリコン１３は同時に成膜されたものである。同様に積層ゲート１８と１９の膜１７も同時に成膜されたものである。また、図６（ｄ）に示すように、積層ゲート１９の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散層２０が設けられている。
【００４１】
ポリシリコン７の積層ゲート１９のゲート長Ｌ方向（図１（ｄ）の断面）は、ポリシリコン１３とセルフアラインでパターニングされている。ポリシリコン７のＴｒの積層ゲート１９のゲート幅Ｗ方向（図１（ｂ）の断面）は、素子分離領域１２とセルフアラインでパターニングされている。すなわち、積層ゲート１９は、ポリシリコン７をパターニングし、このパターンにセルフアラインに素子分離領域１２を形成し、ポリシリコン１３とタングステンシリサイド１７を堆積した後、ポリシリコン７、１３とタングステンシリサイド１７をセルフアラインにゲート加工することで形成している。
【００４２】
実施例１の変形例の半導体装置（浮遊ゲートを有する不揮発性半導体記憶装置）の製造方法を説明する。なお、実施例１の変形例の製造方法は、実施例１で説明した（１）から（６）までの製造方法は同じである。そこで、（６）の次で、図５（ａ）、（ｂ）の次の工程から説明する。各工程における半導体装置の断面図を図７に示す。そして、図７の左側にはメモリセル領域を描き、右側には周辺回路領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００４３】
（１）まず、図５（ａ）（ｂ）のメモリセル領域の積層の第三と第一の窒化膜９、４と、周辺回路領域の第三と第二窒化膜９、８をエッチング除去し、ポリシリコン３、７の表面を露出させる。次ぎに、図７（ａ）（ｂ）に示すように、メモリセル領域においてはフローティングゲートとなり周辺回路領域においてはゲートとなるＦＧ２ポリシリコン１３を堆積する。
【００４４】
次に、セル領域の第３ゲート電極材１３を素子毎に分離する。すなわち、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１２上のポリシリコン１３を部分的にエッチング除去し、ポリシリコン１３のスリット１４を形成する。次いで、メモリセル領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５と、第４ゲート電極材のメモリセルのコントロールゲートとなるＣＧポリシリコン１６を堆積する。これらのことにより、ゲート電極１３上にインターポリ（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。
【００４５】
（２）レジストパターニング法により、レジストでメモリセル領域を覆い、周辺回路領域を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、周辺回路領域のＣＧポリシリコン１６とＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【００４６】
次に、メモリセル領域の第４ゲート電極材１６の上と、周辺領域の第３ゲート電極材１３の上に、第３及び第４ゲート電極材１３、１６より導電率の高い第５ゲート電極材１７を堆積する。まず、レジストを剥離し、図７（ｃ）（ｄ）に示すように、メモリセル領域と周辺回路領域にＷＳｉ１７を堆積する。このことにより、ポリシリコン１３、１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。
【００４７】
（３）図６（ａ）（ｃ）に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図６（ｂ）（ｄ）に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。この後もまた、実施例１と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【００４８】
実施例１と同様に素子領域の端での凸状態のチャネルを有するＴｒの形成が回避され、信頼性の向上が図れる。
【００４９】
加えて、周辺Ｔｒゲートはポリシリコンの積層構造ではあるが、絶縁膜を挟まない構造となっており、従来技術２で必要となる下層電極へのコンタクト領域が不要となって、パターン面積の増大を抑えられる。つまりは、チッブサイズが小さく、製造コストが安くなる。
【００５０】
また、実施例１の変形例１でも、トンネル酸化膜、ＯＮＯ膜、ゲート酸化膜の表面と、これらの膜の成膜前の半導体装置の表面の上に、直接レジストを塗布する場合はない。このことにより、これらの膜は良好な界面形成が可能である。
【００５１】
（実施例２）
実施例２の半導体装置の製造方法について説明する。実施例２の半導体装置の製造方法は、実施例１の変形例の製造方法（前半は実施例１で、後半は実施例１の変形例の製造方法）を基本にしている。実施例１の変形例では、メモリセル領域と周辺領域に注目した。実施例２では、メモリセル領域と周辺領域に加え、新たに、メモリセル領域と周辺領域の間にいわゆる境界領域を設けて、これら３つの領域を有する半導体装置の製造方法について説明する。また、実施例２の半導体装置の境界領域の構造について説明する。
【００５２】
まず、実施例２の製造方法を説明する。製造方法の各工程における半導体装置の断面図を図８及び図９に示す。そして、図８及び図９の左側にはメモリセル領域を描き、右側には周辺回路領域を描き、それらの領域の間に境界領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００５３】
（１）まず、メモリセル領域、境界領域と周辺回路領域となるシリコン基板１の表面にトンネル酸化膜２を熱酸化によって形成する。図８（ａ）に示すように、酸化膜２上に、第１ゲート電極材すなわちメモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン３、第１ＣＭＰストッパー材となる第一窒化シリコン膜４と 第一酸化シリコン膜５を化学気相成長（ＣＶＤ）法により順に積層する。なお、メモリセル領域と周辺回路領域については、図８（ａ）の断面図の工程と同じ工程が、図３（ａ）（ｂ）に示されている。
【００５４】
（２）シリコン基板１上の周辺回路領域と境界領域に、順にゲート酸化膜６と第２ゲート電極材７と第２ＣＭＰストッパー材８を形成する。まず、レジストパターニング法により、レジストでメモリセル領域を覆い、一方、周辺回路領域と境界領域を露出させる。このレジストをマスクとしてＲＩＥを行う。このエッチングにより、周辺回路領域と境界領域にある第一酸化膜５と第一窒化膜４、ＦＧ１ポリシリコン３とトンネル酸化膜２を除去する。レジスト剥離後、熱酸化を実施して周辺回路領域と境界領域に周辺ゲート酸化膜６を形成する。この後、図８（ｂ）に示すように、メモリセル領域、境界領域と周辺回路領域に、周辺回路のトランジスタのゲート電極になるＰＧ１ポリシリコン７と第２窒化シリコン膜８をＣＶＤ法で成膜する。なお、メモリセル領域と周辺回路領域については、図８（ｂ）の断面図の工程と同じ工程が、図３（ｃ）（ｄ）に示されている。
【００５５】
（３）レジストパターニング法により、レジストで周辺回路領域を覆い、メモリセル領域と境界領域を露出させる。このレジストをマスクとしてＣＤＥを行う。このエッチングにより、セル領域にある第二窒化膜８とＰＧ１ポリシリコン７と第一酸化膜５とを除去し、第一窒化膜４を露出させる。また、境界領域においても、同様に膜８、７、５を除去し基板１を露出させる。レジストを剥離する。この後、図８（ｃ）に示すように、境界領域の露出した基板１を熱酸化して第３酸化シリコン膜３１を形成する。メモリセル領域、境界領域と周辺回路領域上に、ＣＭＰストッパー材となる第三窒化シリコン膜９と第２酸化シリコン膜１０をＣＶＤ法で成膜する。このことにより、ＣＭＰストッパー材４、８の補強ができる。なお、メモリセル領域と周辺回路領域については、図８（ｃ）の断面図の工程と同じ工程が、図３（ｅ）（ｆ）に示されている。
【００５６】
（４）次に、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する。まず、ＣＭＰストッパー材９、８、４とゲート電極材３、７をパターニングする。まず、レジストパターニング法により、レジストでメモリセル領域と周辺回路領域の素子領域を覆い、素子分離領域のレジストを除去する。このレジストをマスクとしてＲＩＥを行う。図８（ｄ）に示すように、第２酸化膜１０と、第３〜第１窒化膜９、８、４と、ポリシリコン３、７と、酸化膜６、２をエッチングしパターニングする。そして、レジストを剥離する。なお、メモリセル領域と周辺回路領域については、図８（ｄ）の断面図の工程と同じ工程が、図４（ａ）（ｂ）に示されている。
【００５７】
（５）第２酸化膜１０をマスクにＳｉ基板１をエッチングし、メモリセル領域と周辺回路領域に図４（ｃ）（ｄ）の溝部１１を形成する。このことにより、ゲート電極材３、７と自己整合的（セルフアライン）にＳｉ基板１に溝１１を形成することができる。
【００５８】
酸化シリコン膜１２をメモリセル領域、境界領域と周辺回路領域の全面に堆積し溝部１１を埋める。図９（ａ）に示すように、ＣＭＰによって酸化膜１２をポリッシュし、半導体装置の表面を平坦にし、第３窒化シリコン膜９の表面を露出させる。溝部１１に埋め込まれた酸化膜１２がＳＴＩになる。また、境界領域に成膜された膜１２もＣＭＰによって完全には除去されず、残存した膜３２が残る。なお、メモリセル領域と周辺回路領域については、図９（ａ）の断面図の工程と同じ工程が、図５（ａ）（ｂ）に示されている。
【００５９】
（６）図９（ａ）のメモリセル領域の積層の第３と第１の窒化膜９、４と、周辺回路領域の第３と第２窒化膜９、８をエッチング除去し、ポリシリコン３、７の表面を露出させる。この窒化膜のエッチングの際は、境界領域の外周部に位置し膜３２で覆われていない窒化膜９もエッチングされ、図９（ｂ）に示すスリット４６が形成される。なお、この窒化膜のエッチングの際には、酸化シリコン膜も多少エッチングされる。そして、スリット４６の底に位置する酸化膜３１がエッチングされ、基板１が露出する。また、絶縁膜１２と３２は上部のみがエッチングされる。
【００６０】
次ぎに、メモリセル領域においてはフローティングゲートとなり周辺回路領域においてはゲートとなるＦＧ２ポリシリコン１３を堆積する。セル領域の第３ゲート電極材１３を素子毎に分離する。すなわち、レジストパターニングとＲＩＥによって、セル領域の素子分離領域１２上のポリシリコン１３を部分的にエッチング除去し、ポリシリコン１３のスリット１４を形成する。次いで、図９（ｂ）に示すように、メモリセル領域、境界領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５と、第４ゲート電極材のメモリセルのコントロールゲートとなるＣＧポリシリコン１６を堆積する。これらのことにより、ゲート電極１３上にインターポリ（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。なお、メモリセル領域と周辺回路領域については、図９（ｂ）の断面図の工程と同じ工程が、図７（ａ）（ｂ）に示されている。
【００６１】
（７）レジストパターニング法により、レジストでメモリセル領域と境界領域のメモリセル領域側を覆い、周辺回路領域と境界領域の周辺回路領域側を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、周辺回路領域と境界領域の周辺回路領域側のＣＧポリシリコン１６とＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【００６２】
次に、図９（ｃ）に示すように、メモリセル領域と境界領域のメモリセル領域側の第４ゲート電極材（ＷＳｉ）１６の上と、周辺領域と境界領域の周辺回路領域側の第３ゲート電極材１３の上に、第３及び第４ゲート電極材１３、１６より導電率の高い第５ゲート電極材１７を堆積する。このことにより、ポリシリコン１３、１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。なお、メモリセル領域と周辺回路領域については、図９（ｃ）の断面図の工程と同じ工程が、図７（ｃ）（ｄ）に示されている。
【００６３】
（８）図９（ｄ）の左側に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図９（ｄ）の右側に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。なお、メモリセル領域と周辺回路領域については、図９（ｄ）の断面図の工程と同じ工程が、図６（ｃ）（ｄ）に示されている。また、図９（ｄ）の断面図は、図９（ｃ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図である。逆に、図９（ｃ）の断面図は、図９（ｄ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。この後もまた、実施例１と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【００６４】
境界領域の基板が２段の溝形状にエッチングされることがないので、基板に大きな応力が発生することがない。
【００６５】
スリット４６の側壁の窒化膜を完全に除去しなくても、後に異なる膜種のエッチングをすることがなく、スリットを埋めてしまうのでパーティクルが発生することがない。
【００６６】
次ぎに、実施例２の半導体装置の境界領域の構造について説明する。半導体装置においては、図１０に示すような、境界領域を有する。
【００６７】
基板１の上部には、その基板１の表面を含むように拡散層３３と３４が設けられている。この拡散層３３、３４の導伝型は、基板１と同じ導伝型であり、基板１がｎ型半導体であれば拡散層もｎ型半導体であり、基板１がｐ型半導体であれば拡散層もｐ型半導体である。この拡散層３３、３４では、ポリシリコン１３に不純物が、Ｓ／Ｄ拡散層２０、２１の活性化の為の熱処理の際などに、スリット４６を介して拡散し活性化した。従って、不純物濃度は、基板１より拡散層３３、３４の方が高い。なお、基板の上層にウェルが形成されている場合は、上記基板１をウェルに置き換えればよい。従って、ウェルの導伝型と同じ導伝型のポリシリコン１３を設けることになる。
【００６８】
基板１の両端には、拡散層３３、３４の底部より深く埋め込まれた絶縁体１２が配置されている。絶縁体１２の上面の高さは基板１の表面の高さより高い。
【００６９】
拡散層３３と３４の間の基板１の表面上には、第３酸化シリコン膜３１が設けられている。第３酸化シリコン膜３１の上には第３窒化シリコン膜９が膜３１にちょうど重なるように設けられている。第３窒化シリコン膜９の上には、第２酸化膜３２が膜９にちょうど重なるように設けられている。
【００７０】
拡散層３３と絶縁体１２の間の基板１の表面上には、酸化シリコン膜２が設けられている。膜２の上にはポリシリコン膜３が膜２にちょうど重なるように設けられている。膜３の上面の高さは、絶縁体１２の上面の高さと等しい。
【００７１】
拡散層３４と絶縁体１２の間の基板１の表面上には、酸化シリコン膜６が設けられている。膜６の上にはポリシリコン膜７が膜６にちょうど重なるように設けられている。膜７の上面の高さは、絶縁体１２の上面の高さと等しい。
【００７２】
ポリシリコン１３は、スリット４６の内部に配置され拡散層３３、３４の上に設けられる。また、ポリシリコン１３は、ポリシリコン３、７と第２酸化膜３２の上面の全面に設けられる。さらに、ポリシリコン１３は、絶縁体１２の上面の一部にされる。ポリシリコン１３は拡散層３３、３４を介して基板１に導通している。
【００７３】
ポリシリコン１３の上面の一部にはＯＮＯ膜１５が設けられている。ＯＮＯ膜１５の絶縁体１２の上方の端面は、ポリシリコン１３の端面と一致している。
【００７４】
ＯＮＯ膜１５の上には、ポリシリコン膜１６が膜１５にちょうど重なるように設けられる。
【００７５】
タングステンシリサイド膜１７は、膜１６の上面の全面の上とポリシリコン１３の上面の上に設けられる。膜１７の端面は、ポリシリコン１３の端面と一致している。
【００７６】
膜１７の上全面に絶縁膜２２が設けられる。絶縁体１２の上にも絶縁膜２２が設けられる。
【００７７】
これらのことにより、膜１６は、膜１７を介してポリシリコン１３に導通する。ポリシリコン１３は基板１に導通する。よって、導電体である膜１６、１７、１３、３、７を所定の基板（ウェル）１の電位に設定できるので、これらの導電体１６、１７、１３、３、７が関与する信号線の寄生容量を変動しにくくすることができる。そして、信号線からの信号の検出感度を高めることができる。
【００７８】
（実施例２の変形例）
実施例２の変形例の半導体装置の境界領域の構造について説明する。半導体装置においては、図１１に示すような、境界領域を有する。図１１の境界領域は、図１０の境界領域と比較して、膜１７が、ポリシリコン１３を介することなく基板１と導通できる点で異なっている。その為に、図１１の境界領域では、新たに、拡散層３５とプラグ３６、３７と配線３８を有している。膜１７は、導体であるプラグ３６、３７と配線３８により基板１に接続される。また、拡散層３５の導伝型は、基板（ウェル）１、拡散層３３、３４の導伝型と同じである。プラグ３６と基板１のコンタクト抵抗を下げる為に不純物濃度は、基板１の不純物濃度より高い。なお、拡散層３５は、基板１と異なるウェルのＳ／Ｄ拡散層の形成と同時に形成すればよい。同様に、プラグ３６、３７と配線３８は、メモリセル領域と周辺領域のプラグと配線の形成と同時に形成すればよい。
【００７９】
（実施例３）
実施例３の半導体装置の製造方法を説明する。実施例１と２では、ＮＯＲ型の浮遊ゲートを有する不揮発性半導体記憶装置が容易に形成できるのに対して、実施例３の半導体装置の製造方法では、ＮＡＮＤ型の浮遊ゲートを有する不揮発性半導体記憶装置が容易に形成できる。なお、実施例３の製造方法は、実施例２で説明した（１）から（６）の図９（ｂ）の工程までの製造方法は同じである。そこで、（６）の図９（ｂ）の次の工程から説明する。各工程における半導体装置の断面図を図１２に示す。そして、図１２の左側にはメモリセル領域を描き、右側には周辺回路領域を描いている。中央には境界領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００８０】
（１）図１２（ａ）に示すように、メモリセル領域、境界領域、周辺領域のポリシリコン１６の上に、タングステンシリサイド膜１７を成膜する。このことにより、ポリシリコン１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。
【００８１】
（２）図１２（ｂ）の左側に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図１２（ｂ）の右側に示すように、レジストパターニングとＲＩＥによって、周辺回路領域の膜１７、１６、ＯＮＯ膜１５とゲート電極材１３、７をパターニングし、周辺回路領域の積層ゲート電極４０を形成する。なお、積層構造が電極１８と４０で酷似しているので同時に、パターニングとＲＩＥを行うことができる。また、図１２（ｂ）の断面図は、図１２（ａ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図である。逆に、図１２（ａ）の断面図は、図１２（ｂ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。この後もまた、実施例１と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【００８２】
なお、積層電極４０にＯＮＯ膜１５が挟まれているので、外部電極と電極１３、７の導通を取るために、図１３に示すようなゲート電極引き出し用パッド４１を絶縁体１２の上に形成する。これには、パッド４１の形状の多層電極４０を形成し、パッド４１上の膜１７、１６、１５を除去すればよい。そして、絶縁膜２２に形成したコンタクト孔４２にプラグを形成し、外部電極に接続させる。
【００８３】
境界領域の基板が２段の溝形状にエッチングされることがないので、基板に大きな応力が発生することがない。
【００８４】
スリット４６の側壁の窒化膜を完全に除去しなくても、後に異なる膜種のエッチングをすることがなく、スリットを埋めてしまうのでパーティクルが発生することがない。
【００８５】
実施例３の半導体装置の境界領域の構造について説明する。半導体装置においては、図１４に示すような境界領域を有する。図１４の境界領域は、図１０の境界領域と比較して、膜１５と１６が、ポリシリコン１３、膜１７とちょうど重なるように形成されている点で異なっている。その為に、ＯＮＯ膜１５によって、膜１６、１７は、ポリシリコン１３に導通することができない。しかし、ポリシリコン１３は、拡散層１３を介して基板１に導通することができる。したがって、ポリシリコン１３の電位は常に基板１の電位に設定することができる。膜１６と１７の電位は常に基板１の電位に設定できるわけではない。
【００８６】
（実施例３の変形例１）
実施例３の変形例１の半導体装置の境界領域の構造について説明する。半導体装置においては、図１５に示すような、境界領域を有する。図１５の境界領域は、図１４の境界領域と比較して、膜１７と１６が、ポリシリコン１３と導通できる点で異なっている。その為に、図１５の境界領域では、新たに、プラグ４３、４４と配線４５を有している。膜１７は、導体であるプラグ４３、４４と配線４５によりポリシリコン１３に接続される。なお、ポリシリコン１３の上面は、プラグ４３と絶縁膜２２に接している。プラグ４３、４４と配線４５は、メモリセル領域と周辺領域のプラグと配線の形成と同時に形成すればよい。これらのことにより、ポリシリコン１３だけでなく、膜１７と１６の電位も常に基板１の電位に設定することができる。
【００８７】
（実施例３の変形例２）
実施例３の変形例２の半導体装置の境界領域の構造について説明する。半導体装置においては、図１６に示すような、境界領域を有する。図１６の境界領域は、図１４の境界領域と比較して、膜１７と１６が、基板１と導通できる点で異なっている。導通の方法及び導通の為の構造は、図１１と同じで、新たに、拡散層３５とプラグ３６、３７と配線３８を設けるものである。このことにより、ポリシリコン１３だけでなく、膜１７と１６の電位も常に基板１の電位に設定することができる。
【００８８】
（実施例３の変形例３）
実施例３の変形例３の半導体装置の境界領域の構造について説明する。半導体装置においては、図１７に示すような、境界領域を有する。図１７の境界領域も、図１４の境界領域と比較して、膜１７と１６が、基板１と導通できる点で異なっている。導通の方法及び導通の為の構造は、図１５と図１６の方法と構造を組み合わせたものである。このことにより、ポリシリコン１３だけでなく、膜１７と１６の電位も常に基板１の電位に設定することができる。
【００８９】
（実施例４）
実施例４の半導体装置の製造方法について説明する。実施例４の半導体装置の製造方法は、実施例２の製造方法を基本にしている。実施例４でも、実施例２と同様に、メモリセル領域と周辺領域と境界領域の３つの領域を有する半導体装置の製造方法について説明する。また、実施例４の半導体装置の境界領域の構造についても説明する。
【００９０】
まず、実施例４の製造方法を説明する。製造方法の各工程における半導体装置の断面図を図１８乃至図２０に示す。そして、図１８乃至図２０の左側にはメモリセル領域を描き、右側には周辺回路領域を描き、それらの領域の間に境界領域を描いている。この説明では、タングステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。
【００９１】
（１）まず、メモリセル領域、境界領域と周辺回路領域となるシリコン基板１の表面にトンネル酸化膜２を熱酸化によって形成する。図１８（ａ）に示すように、酸化膜２上に、ＦＧ１ポリシリコン３、第一窒化シリコン膜４をＣＶＤ法により順に積層する。
【００９２】
（２）基板１上の周辺回路領域と境界領域に、順にゲート酸化膜６と第２ゲート電極材７と第２ＣＭＰストッパー材８を形成する。まず、レジストパターニング法により、レジストでメモリセル領域を覆い、一方、周辺回路領域と境界領域を露出させる。このレジストをマスクとしてＲＩＥを行う。周辺回路領域と境界領域にある第一窒化膜４、ポリシリコン３と酸化膜２を除去する。レジスト剥離後、熱酸化を実施して周辺回路領域と境界領域に周辺ゲート酸化膜６を形成する。この後、図１８（ｂ）に示すように、メモリセル領域、境界領域と周辺回路領域に、ＰＧ１ポリシリコン７と第２窒化シリコン膜８をＣＶＤ法で成膜する。
【００９３】
（３）レジストで周辺回路領域を覆い、メモリセル領域と境界領域を露出させる。このレジストをマスクとしてＣＤＥを行う。セル領域では、第二窒化膜８とＰＧ１ポリシリコン７を除去し、第一窒化膜４を露出させる。境界領域では、同様に膜８、７、６を除去し基板１を露出させる。レジストを剥離する。この後、図１８（ｃ）に示すように、メモリセル領域、境界領域と周辺回路領域上に第２酸化シリコン膜１０をＣＶＤ法で成膜する。
【００９４】
（４）次に、セル領域と周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する。図１９（ａ）に示すように、酸化膜１０とＣＭＰストッパー材８、４とゲート電極材３、７と酸化膜２、６をパターニングする。
【００９５】
（５）第２酸化膜１０をマスクにＳｉ基板１をエッチングし、メモリセル領域と周辺回路領域に溝部を形成する。このことにより、ゲート電極材３、７と自己整合的（セルフアライン）にＳｉ基板１に溝１１を形成することができる。
【００９６】
酸化シリコン膜１２をメモリセル領域、境界領域と周辺回路領域の全面に堆積し溝部１１を埋める。図１９（ｂ）に示すように、ＣＭＰによって酸化膜１２をポリッシュし、窒化シリコン膜４、８の表面を露出させる。溝部１１に埋め込まれた酸化膜１２がＳＴＩになる。また、境界領域に成膜された膜１２もＣＭＰによって完全には除去されず、残存した膜３２が残る。
【００９７】
（６）図１９（ｂ）の窒化膜４と８をエッチング除去し、ポリシリコン３、７の表面を露出させる。実施例４では実施例２のようなスリット４６は形成されない。なお、この窒化膜のエッチングの際には、酸化シリコン１２、３２も多少エッチングされる。しかし、基板１が露出することはない。
【００９８】
次ぎに、ＦＧ２ポリシリコン１３を堆積する。セル領域の第３ゲート電極材１３を素子毎に分離し、スリット１４を形成する。次いで、図１９（ｃ）に示すように、メモリセル領域、境界領域と周辺回路領域の全面に、ＯＮＯ膜１５とＣＧポリシリコン１６を堆積する。
【００９９】
（７）レジストパターニング法により、レジストでメモリセル領域と境界領域のメモリセル領域側を覆い、周辺回路領域と境界領域の周辺回路領域側を露出させる。このレジストをマスクとしてＲＩＥを行う。このＲＩＥにより、周辺回路領域と境界領域の周辺回路領域側のＣＧポリシリコン１６とＯＮＯ膜１５を除去する。このことにより、ゲート直上でのコンタクトが可能になる。
【０１００】
次に、図２０（ａ）に示すように、メモリセル領域と境界領域のメモリセル領域側の第４ゲート電極材（ＷＳｉ）１６の上と、周辺領域と境界領域の周辺回路領域側の第３ゲート電極材１３の上の、いわゆる全面に、第５ゲート電極材（ＷＳｉ）１７を堆積する。このことにより、ポリシリコン１３、１６上にＷＳｉ１７を設けた２層構造のポリサイド電極を構成できる。
【０１０１】
（８）図２０（ｂ）の左側に示すように、レジストパターニングとＲＩＥによって、セル領域のゲート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５及びゲート電極材１３、３をパターニングし、セル領域の積層ゲート電極１８を形成する。同じく図２０（ｂ）の右側に示すように、レジストパターニングとＲＩＥによって、周辺回路領域のゲート電極材１７、１３、７をパターニングし、周辺回路領域の単層ゲート電極１９を形成する。また、図２０（ｂ）の断面図は、図２０（ａ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図である。逆に、図２０（ａ）の断面図は、図２０（ｂ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。この後もまた、実施例２と同様に実施し、不揮発性半導体記憶装置を完成させることができる。
【０１０２】
境界領域の基板が２段の溝形状にエッチングされることがないので、基板に大きな応力が発生することがない。
【０１０３】
スリットが形成されないので、スリット内に埋め込まれた異なる膜種のエッチング際のパーティクルが発生することがない。
【０１０４】
実施例４の半導体装置の境界領域の構造について説明する。半導体装置においては、図２１に示すような、境界領域を有する。図２１の境界領域は、実施例２の図１０の境界領域と比較して、拡散層３３、３４とスリット４６が存在しない点で異なっている。また、膜３２の下部で基板１の上方に窒化膜９が存在しない点で異なっている。拡散層３３、３４とスリット４６が存在しないために、膜１３、１６、１７と基板１との導通を目的として、図１１と同じに拡散層３５とプラグ３６、３７と配線３８を設けている。このことにより、ポリシリコン１３と膜１７、１６の電位を常に基板１の電位に設定することができる。
【０１０５】
（実施例５）
実施例５の半導体装置の製造方法について説明する。実施例５の半導体装置の製造方法は、例えば、浮遊ゲートを有する不揮発性半導体記憶装置の製造過程において、メモリセル領域と周辺回路領域の間の領域（いわゆる境界領域）について説明する。この説明では、メモリセル領域と周辺回路領域の間に、素子分離領域としてＳＴＩを設ける場合を説明する。
【０１０６】
（１）まず、メモリセル領域と周辺回路領域となるシリコン（Ｓｉ）基板１０１の表面にトンネル酸化膜１０２を形成する。図２５（ａ）に示すように、メモリセルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌｙ）シリコン１０３と窒化シリコン（Ｓｉ３Ｎ４）膜１０４を堆積する。
【０１０７】
（２）レジストパターニング法により、メモリセル領域をレジストで覆い、周辺領域を露出させる。このレジストをマスクとしてＲＩＥ法によって、周辺領域の窒化シリコン膜１０４、ポリシリコン１０３とトンネル酸化膜１０２をエッチングする。周辺回路領域の基板１０１の上に周辺ゲート酸化膜１１１を熱酸化によって形成する。図２５（ｂ）に示すように、メモリセル領域と周辺回路領域に、周辺回路のゲート電極となるポリ（Ｐｏｌｙ）シリコン１１２と窒化シリコン膜１１３を堆積する。
【０１０８】
（３）レジストパターニング法により、周辺領域をレジストで覆い、メモリセル領域を露出させる。このレジストをマスクとしてＲＩＥ法によって、メモリセル領域の窒化シリコン膜１１３とポリシリコン１１２をエッチングする。この時、膜１０４、１０３で形成される段差の側面に形成された膜１１３、１１２は、エッチングされにくく、残差として残りパーティクルの原因となる場合があった。そこで、十分にエッチングを行うと、図２５（ｃ）に示すように、レジストの覆われていない膜１１１もエッチングされ、基板１０１が露出したスリット１４７が形成される。
【０１０９】
（４）図２５（ｄ）に示すように、ＳＴＩを形成する領域１４８以外の領域にレジスト膜１４６を設ける。レジスト１４６をマスクに基板１０１までＲＩＥ法でエッチングを行う。図２６（ａ）に示すように、スリット１４７の位置には溝１４９より深い溝１５０が形成される。これらの溝１４９、１５０に絶縁体１５１を埋め込むと、図２６（ｂ）に示すように、溝１５０の内部にボイド１５２が発生し、応力が集中しやすいこの２段の溝１４９、１５０の構造にあって、溝１５０に集中する応力を緩和し、基板１０１に発生する場合がある欠陥を低減できる。
【０１１０】
【発明の効果】
以上述べたように、本発明によれば、周辺Ｔｒのパターン面積を増大させることが無く、周辺Ｔｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成することが無く、メモリセルと周辺Ｔｒを並行して製造する半導体装置の製造方法を提供することができる。
【０１１１】
また、本発明によれば、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置の製造方法を提供することができる。
【０１１２】
本発明によれば、メモリセル領域と周辺回路領域の間の領域において、パーティクルを発生させることなく、基板に応力の集中しない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】実施例１の半導体装置のメモリセル領域と周辺回路領域の断面図である。
【図２】実施例１の半導体装置のメモリセル領域と周辺回路領域の上方からの透視図である。
【図３】実施例１の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その１）である。
【図４】実施例１の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その２）である。
【図５】実施例１の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その３）である。
【図６】実施例１の変形例の半導体装置のメモリセル領域と周辺回路領域の断面図である。
【図７】実施例１の変形例の半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図である。
【図８】実施例２の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その１）である。
【図９】実施例２の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その２）である。
【図１０】実施例２の半導体装置の境界領域の断面図である。
【図１１】実施例２の変形例の半導体装置の境界領域の断面図である。
【図１２】実施例３の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図である。
【図１３】実施例３の半導体装置の製造途中の境界領域の断面図と上方からの透視図である。
【図１４】実施例３の半導体装置の境界領域の断面図である。
【図１５】実施例３の変形例１の半導体装置の境界領域の断面図である。
【図１６】実施例３の変形例２の半導体装置の境界領域の断面図である。
【図１７】実施例３の変形例３の半導体装置の境界領域の断面図である。
【図１８】実施例４の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その１）である。
【図１９】実施例４の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その２）である。
【図２０】実施例４の半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その３）である。
【図２１】実施例４の半導体装置の境界領域の断面図である。
【図２２】従来例に係る半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その１）である。
【図２３】従来例に係る半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その２）である。
【図２４】従来例に係る半導体装置の製造途中のメモリセル領域と周辺回路領域の断面図（その３）である。
【図２５】実施例５に係る半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その１）である。
【図２６】実施例５に係る半導体装置の製造途中のメモリセル領域、周辺回路領域とそれらの境界領域の断面図（その２）である。
【符号の説明】
１、１０１、 シリコン基板
２、１０２、 トンネル酸化膜
３、１０３、 ＦＧ１ポリシリコン
４ 第１窒化シリコン膜
５ 第１酸化シリコン膜
６、１１１、 周辺ゲート酸化膜
７ ＰＧ１ポリシリコン
８ 第２窒化シリコン膜
９ 第３窒化シリコン膜
１０ 第２酸化シリコン膜
１１ 溝
１２、１０７ 酸化シリコン膜（素子分離領域）
１３、１０８、 ＦＧ２ポリシリコン
１４、１０９、 スリット
１５、１１０、 ＯＮＯ膜
１６、１１２、 ＣＧポリシリコン
１７、１１３、 タングステンシリサイド（ＷＳｉ）膜
１８ 多電位の積層ゲート
１９ 単電位の積層ゲート
２０、２１ Ｓ／Ｄ拡散層
２２ 層間絶縁膜
３１ 第３酸化シリコン膜
３２ 残存した第２酸化膜
３３、３４、３５ 拡散層
３６、３７ プラグ
３８ 配線
３９ 層間絶縁膜
４０ 積層ゲート電極
４１ ゲート電極用パッド
４２ コンタクト孔
４３、４４ プラグ
４５ 配線
４６ スリット
１０４、 窒化シリコン膜
１０５、 酸化シリコン膜
１１８ 窓
１１９、１２１、１２２ エッチング幅
１２０ 素子領域の角
１２３ 凸状態のＴｒのチャネル発生部
１２４ 通常のＴｒのチャネル発生部
１４５ コンタクト領域
１４６ レジスト膜
１４７ スリット
１４８ 素子分離用の開口パターン
１４９ 上段の溝
１５０ 下段の溝
１５１ 素子分離領域（絶縁物、ＳＴＩ）
１５２ ボイド
Claims (2)
- シリコン基板上のセル領域に、順にトンネル酸化膜と第１ゲート電極材と第１絶縁膜を形成する第１工程と、
前記第１工程とは別の工程として、前記シリコン基板上の周辺回路領域に、順にゲート酸化膜と第２ゲート電極材と第２絶縁膜を形成する第２工程と、
前記セル領域の前記第１絶縁膜、前記第１ゲート電極材、前記トンネル酸化膜及び前記シリコン基板を同一パターンでエッチングして素子分離溝を形成するとともに、前記周辺回路領域の前記第２絶縁膜、前記第２ゲート電極材、前記ゲート酸化膜及び前記シリコン基板を同一パターンでエッチングして素子分離溝を形成し、それぞれの前記素子分離溝に素子分離絶縁膜を埋め込んで、前記セル領域と前記周辺回路領域に、素子領域と素子分離領域を自己整合的に形成する第３工程と、
前記第１絶縁膜及び前記第２絶縁膜を除去して、前記第１ゲート電極材と前記第２ゲート電極材の上に、第３ゲート電極材を堆積する第４工程と、
前記セル領域の前記第３ゲート電極材を前記素子領域毎に分離する第５工程と、
前記第３ゲート電極材の表面に第３絶縁膜を形成する第６工程と、
前記第３絶縁膜の表面に第４ゲート電極材を堆積する第７工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第６工程と前記第７工程の間に、
前記周辺回路領域の前記第３絶縁膜を除去する第８工程を実施し、
前記第７工程において、
前記周辺回路領域では、前記第３ゲート電極材の表面に前記第４ゲート電極材が堆積されることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001225071A JP4301749B2 (ja) | 2001-07-25 | 2001-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001225071A JP4301749B2 (ja) | 2001-07-25 | 2001-07-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003037194A JP2003037194A (ja) | 2003-02-07 |
| JP4301749B2 true JP4301749B2 (ja) | 2009-07-22 |
Family
ID=19058124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001225071A Expired - Fee Related JP4301749B2 (ja) | 2001-07-25 | 2001-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4301749B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100632655B1 (ko) * | 2005-05-11 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자 및 이의 제조방법 |
| US11043492B2 (en) * | 2016-07-01 | 2021-06-22 | Intel Corporation | Self-aligned gate edge trigate and finFET devices |
-
2001
- 2001-07-25 JP JP2001225071A patent/JP4301749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003037194A (ja) | 2003-02-07 |
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