JP4672197B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、消費電流、狭チャネル効果を抑制する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリはチップ内部にメモリセルのほか、その動作に必要な各種遅延回路、書き込み／消去用高電圧安定化回路等を有している。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。
【０００３】
上記したような構成のフラッシュメモリを製造する際、製造コストを低減するため、製造プロセスの効率化が要求される。このため、メモリセルを構成するセルトランジスタと、周辺回路を構成するトランジスタをほぼ同一の製造プロセスを用いて製造することにより、効率化が図られている。
【０００４】
図８（ａ）乃至図１０（ｂ）はフラッシュメモリの従来の製造方法を工程順に示している。図８（ａ）に示すように、このフラッシュメモリは、半導体基板にメモリセルアレイ領域（以下、セル領域と称す）と周辺回路のトランジスタが形成される領域（以下、周辺領域と称す）とを有し、周辺領域内には、ＮチャネルＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)とＰチャネルＭＯＳＦＥＴとが形成されている。
【０００５】
半導体基板２１の表面にＰウェル領域２２を形成後、周辺領域のＰチャネルＭＯＳが形成される部分のＰウェル領域２２内にＮウェル領域２３を形成する。次に、半導体基板２１の表面全面上にゲート酸化膜２４を形成し、ゲート酸化膜２４上に第１のゲート材２５を形成する。続いて、第１のゲート材２５上にシリコン窒化膜２６、図示せぬシリコン酸化膜を順次堆積する。次に、フォトリソグラフィ工程を用い、シリコン酸化膜、シリコン窒化膜２６、第１のゲート材２５、ゲート酸化膜２４をエッチングする。次いで、シリコン酸化膜を除去する。
【０００６】
次に、図８（ｂ）に示すように上記シリコン窒化膜２６をマスクとして半導体基板２１表面をエッチングし、複数のトレンチ２７を形成する。
【０００７】
次に、図９（ａ）に示すように、上記トレンチ２７の内壁を酸化後、半導体装置全面に素子分離絶縁膜としてのシリコン酸化膜２８を堆積し、次いでシリコン酸化膜２８を平坦化する。続いて、シリコン窒化膜２６をウェットエッチングにより除去する。これにより、シリコン酸化膜２８からなる素子分離領域が形成される。
【０００８】
次に、図９（ｂ）に示すように、第２のゲート材２９を半導体装置全面に堆積する。この第２のゲート材２９は上記第１のゲート材２５の上に直接配設され、第１のゲート材２５、第２のゲート材２９を用いて、後工程でメモリセルの浮遊ゲートが構成される。次に、フォトリソグラフィ工程を用いてセル領域のシリコン酸化膜２８上の第２のゲート材２９をエッチングする。こうすることにより、シリコン酸化膜２８上の第２のゲート材２９にスリット３０を形成し、浮遊ゲートがメモリセル毎に分離される。この後、フォトレジストを除去する。
【０００９】
次に、図１０（ａ）に示すように、半導体装置全面に例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるＯＮＯ膜３１を堆積する。
【００１０】
続いて、図１０（ｂ）に示すように、フォトリソグラフィ工程を用い、セル領域にのみ図示せぬフォトレジストを形成する。次に、このフォトレジストをマスクとして、周辺領域において、ＯＮＯ膜３１、第１のゲート材２５、第２のゲート材２９を除去する。次に、ＮＨ４Ｆ等を用いたウェットエッチングによりゲート酸化膜２４を除去し、次いでセル領域のフォトレジストを除去する。
【００１１】
次に、周知の方法により、周辺領域においてＭＯＳＦＥＴのゲート酸化膜を形成し、半導体装置全面に例えばポリシリコン膜を堆積する。続いて、このポリシリコン膜をフォトリソグラフィ工程、及びＲＩＥ法による異方性エッチングを用い、セル領域において制御ゲート、浮遊ゲートを形成する。
【００１２】
続いて、周辺領域の上記ポリシリコン膜にフォトリソグラフィ工程、及びＲＩＥ法による異方性エッチングを行い、ＭＯＳＦＥＴのゲート電極を形成する。この後、後酸化を行う。
【００１３】
次に、セル領域及び周辺領域に不純物を拡散し、ソース・ドレイン領域を形成する。続いて、ゲート側壁を形成した後、ゲート電極上、及び拡散層の半導体基板上にサリサイドを形成する。この後、半導体装置全面にシリコン窒化膜、ＢＰＳＧ（Boron Doped Phospho-Silicate Glass）を被覆する。
【００１４】
続いて、フォトリソグラフィ工程、ＲＩＥ法を用い、コンタクトホールを適宜形成後、Ａｌ配線膜を例えばスパッタリング法により堆積する。フォトリソグラフィ工程、ＲＩＥ法により配線パターンを形成後、Ａｌ配線を保護するため、ＰＳＧ（Phospho-Silicate Glass）を堆積する。次に、シリコン窒化膜を堆積し、ボンディング用パッド上の保護材をエッチングにより加工し、ウェハとして完成する。
【００１５】
【発明が解決しようとする課題】
ところで、上記したように、周辺領域上のゲート絶縁膜２４はウェットエッチングにより除去する。このため、図１０（ｂ）に示すようにエッチング溶液がシリコン酸化膜２８と半導体基板２１との間に入り込むことにより、シリコン酸化膜２８がエッチングされ、端部が落ち込む。このため、シリコン酸化膜２８と半導体基板２１との間に空隙が生じる。この後の工程でゲート電極を堆積する際、ゲート電極材がこの空隙に埋め込まれることにより、ゲート電極材が埋め込まれた部分で電界集中が起こる。よって、サブスレッショルド特性にＫｉｎｋ特性が生じて、このゲート電極を含むＭＯＳＦＥＴの消費電流が増大する。また、このＭＯＳＦＥＴの狭チャネル効果が悪化して動作速度が遅くなる問題が生じる。
【００１６】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、素子分離絶縁膜と半導体基板との間に空隙が形成されることを防止し、この部分にゲート電極材が埋め込まれて電界集中が起こることを回避可能な半導体記憶装置の製造方法を提供しようとするものである。
【００１７】
本発明の半導体記憶装置の製造方法は、上記課題を解決するため、セルトランジスタが形成されるセル領域と周辺回路の周辺トランジスタが形成される周辺領域とを有する半導体記憶装置の製造方法であって、前記セル領域及び前記周辺領域の半導体基板上に第１のゲート酸化膜、第１のゲート材、及び第１の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１のゲート材、及び前記第１のゲート酸化膜の一部をエッチングすることにより、前記セル領域及び前記周辺領域に前記第１の絶縁膜、前記第１のゲート材、及び前記第１のゲート酸化膜からなる複数の積層構造を形成する工程と、前記周辺領域の全面に第２の絶縁膜を形成した後、異方性エッチングにより、前記周辺領域に形成された前記積層構造の側面上のみに前記第２の絶縁膜を残存させる工程と、前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板をエッチングすることにより、前記セル領域及び前記周辺領域の前記半導体基板表面に複数のトレンチを形成する工程と、前記周辺領域に形成された前記積層構造の側面上の前記第２の絶縁膜を除去することにより、前記トレンチの両側で前記積層構造近傍の前記半導体基板表面を露出させる工程と、前記セル領域の前記トレンチ内に形成するとともに、前記積層構造近傍の前記半導体基板表面に接触して延在するように前記周辺領域の前記トレンチ内に素子分離絶縁膜を形成する工程と、前記第１の絶縁膜を除去した後に、前記セル領域及び前記周辺領域の全面に第２のゲート材を形成する工程と、前記セル領域の前記素子分離絶縁膜上の位置において、前記第２のゲート材にスリットを形成し、これを個々に分離する工程と、前記セル領域の全面及び前記周辺領域の全面に第３の絶縁膜を形成する工程と、前記周辺領域に形成された前記第３の絶縁膜、前記第２のゲート材、及び前記第１のゲート材を除去した後、前記第１のゲート酸化膜をウェットエッチングにより除去する工程と、前記周辺領域の前記周辺トランジスタが形成される領域に第２のゲート酸化膜を形成する工程と、前記セル領域の全面及び前記周辺領域の全面に第３のゲート材を形成する工程と、前記セル領域に形成された前記第３のゲート材、前記第３の絶縁膜、前記第２のゲート材、及び前記第１のゲート材をエッチングすることにより、前記第１のゲート材、前記第２のゲート材からなる浮遊ゲート電極、前記第３の絶縁膜からなるＯＮＯ膜、及び前記第３のゲート材からなる制御ゲート電極を含む前記セルトランジスタを形成する工程と、前記周辺領域に形成された前記第３のゲート材をエッチングすることにより、前記第３のゲート材からなるゲート電極を含む前記周辺トランジスタを形成する工程と、を具備することを特徴とする。
【００１９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
図１（ａ）乃至図５は本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。図１（ａ）に示すように、このフラッシュメモリはセル領域と周辺領域とを有する。周辺領域内には、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが形成される。
【００２２】
半導体基板１の表面にＰウェル領域２を形成後、周辺領域のＰチャネルＭＯＳＦＥＴが形成される部分のＰウェル領域２内にＮウェル領域３を形成する。次に、例えば熱酸化により半導体基板１表面全面にゲート酸化膜４を形成し、ＣＶＤ（Chemical Vapor Deposition）法により、ゲート酸化膜４上に例えばポリシリコンまたはアモルファスシリコン等による第１のゲート材５を堆積する。続いて、第１のゲート材５上に、例えばＣＶＤ法によりシリコン窒化膜６、図示せぬ第１のシリコン酸化膜を順次堆積する。
【００２３】
次に、上記シリコン酸化膜上に図示せぬフォトレジストを堆積し、フォトリソグラフィ工程を用いて、フォトレジストに素子領域のパターンを転写する。続いて、このフォトレジストをマスクとして、上記第１のシリコン酸化膜、シリコン窒化膜６を例えばＲＩＥ（Reactive Ion Etching）法によりエッチングする。次に、シリコン窒化膜６をマスクとして、第１のゲート材５、及びゲート酸化膜４を例えばＲＩＥ法によりエッチングする。こうすることにより、上記素子領域のパターンに対応して、シリコン窒化膜６と、第１のゲート材５と、ゲート酸化膜４と、に開口部を形成し、半導体基板１の表面の一部を露出させる。次に、フォトレジスト及び第１のシリコン酸化膜を除去する。
【００２４】
次に、図１（ｂ）に示すように、例えば厚さが２０〜３５ｎｍ、好ましくは３０ｎｍのシリコン酸化膜７を半導体装置全面に例えばＣＶＤ法により堆積する。続いて、半導体装置全面に図示せぬフォトレジストを堆積し、フォトリソグラフィ工程を用いてセル領域のみフォトレジストを除去する。次に、このフォトレジストをマスクとして例えばウェットエッチングによりセル領域のシリコン酸化膜７を除去する。次に、周辺領域のフォトレジストを除去する。
【００２５】
次に、図２（ａ）に示すように、半導体装置全面にフォトレジスト８を堆積し、フォトリソグラフィ工程を用いて周辺領域のみフォトレジストを除去する。このフォトレジスト８をマスクとして、周辺領域の半導体基板１上及びシリコン窒化膜６上に形成されたシリコン酸化膜７を例えばＲＩＥ法等の異方性エッチングにより選択的に除去する。こうすることにより、上記シリコン窒化膜６、第１のゲート材５、及びゲート酸化膜４の側面上にシリコン酸化膜７を残存させる。
【００２６】
次に、図２（ｂ）に示すように、セル領域の上記フォトレジスト８を除去する。続いて、上記シリコン窒化膜６及びシリコン酸化膜７をマスクとして半導体基板１を例えばＲＩＥ法によりエッチングすることにより、セル領域及び周辺領域の半導体基板１表面にそれぞれ複数のトレンチ９を形成する。次に、周辺領域の上記シリコン窒化膜６、第１のゲート材５、及びゲート酸化膜４の側面上に形成されたシリコン酸化膜７を例えばＲＩＥ法等の異方性エッチングを用いて除去することにより、周辺領域のトレンチ９に隣接する半導体基板１表面を露出させる。
【００２７】
次に、図３（ａ）に示すように、トレンチの内壁を酸化した後、半導体装置全面に素子分離絶縁膜としての例えばシリコン酸化膜１０を堆積する。こうすることにより、セル領域のトレンチ内がシリコン酸化膜１０により埋め込まれると同時に、周辺領域においては、トレンチ内から上記トレンチに隣接して露出した半導体基板表面まで延在するようにシリコン酸化膜１０が埋め込まれる。次に、シリコン酸化膜１０を、シリコン窒化膜６をストッパーとして例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。次に、シリコン窒化膜６を例えば熱リン酸等のウェットエッチングにより除去する。これによりシリコン酸化膜１０からなる素子分離領域が形成され、素子領域が分離される。
【００２８】
次に、図３（ｂ）に示すように、例えば不純物としてリンが注入されたポリシリコンまたはアモルファスシリコン等による第２のゲート材１１を例えばＣＶＤ法により半導体装置全面に堆積する。この第２のゲート材１１は上記第１のゲート材５の上に直接堆積され、これら第１のゲート材５、第２のゲート材１１を用いて、後工程でメモリセルの２層構造の浮遊ゲートを構成する。
【００２９】
次に、半導体装置全面に図示せぬフォトレジストを堆積し、フォトレジストにフォトリソグラフィ工程により、セル領域のシリコン酸化膜１０上略中央部に溝を持つ形状のパターンを転写する。続いて、このフォトレジストをマスクとして第２のゲート材１１を例えばＲＩＥ法等の異方性エッチングによりエッチングする。こうすることにより、シリコン酸化膜１０上の上記第２のゲート材１１の上記パターンの溝に対応した位置にスリット１２を形成し、第２のゲート材１１を個々のメモリセル毎に分離する。次に、フォトレジストを除去する。
【００３０】
次に、図４（ａ）に示すように、半導体装置全面に例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるＯＮＯ膜１３を堆積する。
【００３１】
次に、図４（ｂ）に示すように、半導体装置全面に図示せぬフォトレジストを堆積し、フォトリソグラフィ工程を用いて周辺領域上のフォトレジストのみを除去する。続いて、このフォトレジストをマスクとして、周辺領域のＯＮＯ膜１３を例えばＲＩＥ法により除去し、第１のゲート材５、第２のゲート材１１を例えばＣＤＥ（Chemical Dry Etching）法により除去する。次に、例えばＮＨ４Ｆ等を用いたウェットエッチングによりゲート酸化膜４を除去し、次いでセル領域のフォトレジストを除去する。
【００３２】
図５は、図４に示す断面図の断面方向と交差する方向を断面方向とする断面図であり、図４に続く工程を示している。図５に示すように、シリコン酸化膜１０の半導体基板１から突出する端部が丸みを有している。周辺領域のＭＯＳＦＥＴが形成される領域にＭＯＳＦＥＴのゲート酸化膜２２を形成した後、半導体装置全面に例えばポリシリコン膜を堆積する。続いて、このポリシリコン膜上に図示せぬフォトレジストを堆積し、このフォトレジストにフォトリソグラフィ工程を用いて、セル領域のメモリセルのゲートパターンを転写する。このフォトレジストをマスクとしてＲＩＥ法によりポリシリコン、上記第１，第２のゲート材５，１１、ＯＮＯ膜１３をエッチングする。こうすることにより、セル領域において第１のゲート材５及び第２のゲート材１１からなる浮遊ゲート電極１１ａと、制御ゲート電極１８と、を形成する。この後、フォトレジストを除去する。
【００３３】
次に、周辺領域において上記ポリシリコン膜上に図示せぬフォトレジストを堆積し、このフォトレジストにフォトリソグラフィ工程を用いてＭＯＳＦＥＴのゲートパターンを転写する。続いて、このフォトレジストをマスクとして、上記ポリシリコンをＲＩＥ法によりエッチングすることにより、ＭＯＳＦＥＴのゲート電極１７を形成する。この後、フォトレジストを除去し、後酸化を行う。
【００３４】
次に、セル領域及び周辺領域の半導体基板１表面に、制御ゲート電極１８及びゲート電極１７をマスクとして不純物を拡散し、ソース領域１４、ドレイン領域１５を形成する。続いて、セル領域のゲート絶縁膜４、浮遊ゲート１１ａ、制御ゲート１８の側面上と、周辺領域のＭＯＳＦＥＴのゲート絶縁膜２２、ゲート電極１７の側面上と、にゲート側壁１９を形成する。この後、セル領域の制御ゲート電極１８上と、周辺領域のＭＯＳＦＥＴのゲート電極１７上と、ソース領域１４及びドレイン領域１５の半導体基板上と、にそれぞれサリサイド２０を形成する。これにより、サリサイドが形成された部分が低抵抗とされる。この後、半導体装置全面に図示せぬシリコン窒化膜及びＢＰＳＧを堆積する。
【００３５】
続いて、フォトリソグラフィ工程及びＲＩＥ法を用いてコンタクトホールを適宜形成した後、Ａｌ配線膜を例えばスパッタリング法により堆積する。このとき、コンタクトホールがＡｌにより充填され、コンタクト２１が形成される。フォトリソグラフィ工程、ＲＩＥ法を用いて上記Ａｌを加工して配線パターン２３を形成後、Ａｌ配線を保護するため、図示せぬＰＳＧを堆積する。次に、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）により図示せぬシリコン窒化膜を堆積し、ボンディング用パッド上の保護材をエッチングにより加工し、ウェハとして完成する。
【００３６】
図６は図５に示す断面図を上から見た平面図である。図６において、１０はシリコン酸化膜、１４はソース領域、１５はドレイン領域であり、１７はＭＯＳＦＥＴのゲート電極、１８はメモリセルの制御ゲートである。
【００３７】
上記実施形態によれば、シリコン窒化膜６を堆積した後、周辺領域のシリコン窒化膜６、第１のゲート材５、ゲート酸化膜４の側面上のみにシリコン酸化膜７を堆積し、この後、このシリコン酸化膜７及びシリコン窒化膜６をマスクとしてトレンチ９を形成した後、シリコン酸化膜７を除去する。このため、トレンチ９に隣接する半導体基板１表面が一部露出し、この後トレンチ９をシリコン酸化膜１０により埋め込む際、この半導体基板１表面が露出する部分上にもシリコン酸化膜１０が堆積される。したがって、周辺領域のシリコン窒化膜６、第１のゲート材５、ゲート酸化膜４をウェットエッチングにより除去する際、エッチング溶液がシリコン酸化膜１０と半導体基板１との間に入り込むことを防ぐことができる。よって、シリコン酸化膜１０と半導体基板１との間に空隙が形成されることを防止し、この部分にゲート電極材が埋め込まれて電界集中が起こることを回避できる。よって、サブスレッショルド特性にＫｉｎｋ特性が生じ、このゲート電極を含むＭＯＳＦＥＴの消費電流が増大したり、狭チャネル効果が悪化して動作速度が遅くなる問題を回避できる。
【００３８】
尚、上記実施形態では、上記トレンチ９を形成後、シリコン酸化膜１０により、トレンチ９を充填した。しかし、図７に示すように、上記トレンチ９を形成した後、トレンチ９周辺の半導体基板１の角部をエッチングにより丸みを設けた構成とすることもできる。この後の工程で、シリコン酸化膜１０を堆積する際、この丸みを設けた部分にもシリコン酸化膜１０が形成される。こうすることにより、この丸みを設けた部分において電界集中が発生することを防止できる。
【００３９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４０】
【発明の効果】
以上、詳述したように本発明によれば、素子分離絶縁膜と半導体基板との間に空隙が形成されることを防止し、この部分にゲート電極材が埋め込まれて電界集中が起こることを回避可能な半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の製造方法を示す断面図。
【図２】図１に続く工程を示す図。
【図３】図２に続く工程を示す図。
【図４】図３に続く工程を示す図。
【図５】図４の断面方向と交差する方向を断面方向とする断面図であり、図４に続く工程を示す図。
【図６】図５を上から見た平面図。
【図７】本発明に係る半導体記憶装置の他の実施形態を示す断面図。
【図８】半導体記憶装置の従来の製造方法を示す断面図。
【図９】図８に続く工程を示す図。
【図１０】図９に続く工程を示す図。
【符号の説明】
１…半導体基板、
２…Ｐウェル領域、
３…Ｎウェル領域、
４…ゲート酸化膜、
５…第１のゲート材、
１０…シリコン酸化膜、
１１…第２のゲート材、
１３…ＯＮＯ膜。
【発明の属する技術分野】
本発明は、消費電流、狭チャネル効果を抑制する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリはチップ内部にメモリセルのほか、その動作に必要な各種遅延回路、書き込み／消去用高電圧安定化回路等を有している。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。
【０００３】
上記したような構成のフラッシュメモリを製造する際、製造コストを低減するため、製造プロセスの効率化が要求される。このため、メモリセルを構成するセルトランジスタと、周辺回路を構成するトランジスタをほぼ同一の製造プロセスを用いて製造することにより、効率化が図られている。
【０００４】
図８（ａ）乃至図１０（ｂ）はフラッシュメモリの従来の製造方法を工程順に示している。図８（ａ）に示すように、このフラッシュメモリは、半導体基板にメモリセルアレイ領域（以下、セル領域と称す）と周辺回路のトランジスタが形成される領域（以下、周辺領域と称す）とを有し、周辺領域内には、ＮチャネルＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)とＰチャネルＭＯＳＦＥＴとが形成されている。
【０００５】
半導体基板２１の表面にＰウェル領域２２を形成後、周辺領域のＰチャネルＭＯＳが形成される部分のＰウェル領域２２内にＮウェル領域２３を形成する。次に、半導体基板２１の表面全面上にゲート酸化膜２４を形成し、ゲート酸化膜２４上に第１のゲート材２５を形成する。続いて、第１のゲート材２５上にシリコン窒化膜２６、図示せぬシリコン酸化膜を順次堆積する。次に、フォトリソグラフィ工程を用い、シリコン酸化膜、シリコン窒化膜２６、第１のゲート材２５、ゲート酸化膜２４をエッチングする。次いで、シリコン酸化膜を除去する。
【０００６】
次に、図８（ｂ）に示すように上記シリコン窒化膜２６をマスクとして半導体基板２１表面をエッチングし、複数のトレンチ２７を形成する。
【０００７】
次に、図９（ａ）に示すように、上記トレンチ２７の内壁を酸化後、半導体装置全面に素子分離絶縁膜としてのシリコン酸化膜２８を堆積し、次いでシリコン酸化膜２８を平坦化する。続いて、シリコン窒化膜２６をウェットエッチングにより除去する。これにより、シリコン酸化膜２８からなる素子分離領域が形成される。
【０００８】
次に、図９（ｂ）に示すように、第２のゲート材２９を半導体装置全面に堆積する。この第２のゲート材２９は上記第１のゲート材２５の上に直接配設され、第１のゲート材２５、第２のゲート材２９を用いて、後工程でメモリセルの浮遊ゲートが構成される。次に、フォトリソグラフィ工程を用いてセル領域のシリコン酸化膜２８上の第２のゲート材２９をエッチングする。こうすることにより、シリコン酸化膜２８上の第２のゲート材２９にスリット３０を形成し、浮遊ゲートがメモリセル毎に分離される。この後、フォトレジストを除去する。
【０００９】
次に、図１０（ａ）に示すように、半導体装置全面に例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるＯＮＯ膜３１を堆積する。
【００１０】
続いて、図１０（ｂ）に示すように、フォトリソグラフィ工程を用い、セル領域にのみ図示せぬフォトレジストを形成する。次に、このフォトレジストをマスクとして、周辺領域において、ＯＮＯ膜３１、第１のゲート材２５、第２のゲート材２９を除去する。次に、ＮＨ４Ｆ等を用いたウェットエッチングによりゲート酸化膜２４を除去し、次いでセル領域のフォトレジストを除去する。
【００１１】
次に、周知の方法により、周辺領域においてＭＯＳＦＥＴのゲート酸化膜を形成し、半導体装置全面に例えばポリシリコン膜を堆積する。続いて、このポリシリコン膜をフォトリソグラフィ工程、及びＲＩＥ法による異方性エッチングを用い、セル領域において制御ゲート、浮遊ゲートを形成する。
【００１２】
続いて、周辺領域の上記ポリシリコン膜にフォトリソグラフィ工程、及びＲＩＥ法による異方性エッチングを行い、ＭＯＳＦＥＴのゲート電極を形成する。この後、後酸化を行う。
【００１３】
次に、セル領域及び周辺領域に不純物を拡散し、ソース・ドレイン領域を形成する。続いて、ゲート側壁を形成した後、ゲート電極上、及び拡散層の半導体基板上にサリサイドを形成する。この後、半導体装置全面にシリコン窒化膜、ＢＰＳＧ（Boron Doped Phospho-Silicate Glass）を被覆する。
【００１４】
続いて、フォトリソグラフィ工程、ＲＩＥ法を用い、コンタクトホールを適宜形成後、Ａｌ配線膜を例えばスパッタリング法により堆積する。フォトリソグラフィ工程、ＲＩＥ法により配線パターンを形成後、Ａｌ配線を保護するため、ＰＳＧ（Phospho-Silicate Glass）を堆積する。次に、シリコン窒化膜を堆積し、ボンディング用パッド上の保護材をエッチングにより加工し、ウェハとして完成する。
【００１５】
【発明が解決しようとする課題】
ところで、上記したように、周辺領域上のゲート絶縁膜２４はウェットエッチングにより除去する。このため、図１０（ｂ）に示すようにエッチング溶液がシリコン酸化膜２８と半導体基板２１との間に入り込むことにより、シリコン酸化膜２８がエッチングされ、端部が落ち込む。このため、シリコン酸化膜２８と半導体基板２１との間に空隙が生じる。この後の工程でゲート電極を堆積する際、ゲート電極材がこの空隙に埋め込まれることにより、ゲート電極材が埋め込まれた部分で電界集中が起こる。よって、サブスレッショルド特性にＫｉｎｋ特性が生じて、このゲート電極を含むＭＯＳＦＥＴの消費電流が増大する。また、このＭＯＳＦＥＴの狭チャネル効果が悪化して動作速度が遅くなる問題が生じる。
【００１６】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、素子分離絶縁膜と半導体基板との間に空隙が形成されることを防止し、この部分にゲート電極材が埋め込まれて電界集中が起こることを回避可能な半導体記憶装置の製造方法を提供しようとするものである。
【００１７】
本発明の半導体記憶装置の製造方法は、上記課題を解決するため、セルトランジスタが形成されるセル領域と周辺回路の周辺トランジスタが形成される周辺領域とを有する半導体記憶装置の製造方法であって、前記セル領域及び前記周辺領域の半導体基板上に第１のゲート酸化膜、第１のゲート材、及び第１の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１のゲート材、及び前記第１のゲート酸化膜の一部をエッチングすることにより、前記セル領域及び前記周辺領域に前記第１の絶縁膜、前記第１のゲート材、及び前記第１のゲート酸化膜からなる複数の積層構造を形成する工程と、前記周辺領域の全面に第２の絶縁膜を形成した後、異方性エッチングにより、前記周辺領域に形成された前記積層構造の側面上のみに前記第２の絶縁膜を残存させる工程と、前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板をエッチングすることにより、前記セル領域及び前記周辺領域の前記半導体基板表面に複数のトレンチを形成する工程と、前記周辺領域に形成された前記積層構造の側面上の前記第２の絶縁膜を除去することにより、前記トレンチの両側で前記積層構造近傍の前記半導体基板表面を露出させる工程と、前記セル領域の前記トレンチ内に形成するとともに、前記積層構造近傍の前記半導体基板表面に接触して延在するように前記周辺領域の前記トレンチ内に素子分離絶縁膜を形成する工程と、前記第１の絶縁膜を除去した後に、前記セル領域及び前記周辺領域の全面に第２のゲート材を形成する工程と、前記セル領域の前記素子分離絶縁膜上の位置において、前記第２のゲート材にスリットを形成し、これを個々に分離する工程と、前記セル領域の全面及び前記周辺領域の全面に第３の絶縁膜を形成する工程と、前記周辺領域に形成された前記第３の絶縁膜、前記第２のゲート材、及び前記第１のゲート材を除去した後、前記第１のゲート酸化膜をウェットエッチングにより除去する工程と、前記周辺領域の前記周辺トランジスタが形成される領域に第２のゲート酸化膜を形成する工程と、前記セル領域の全面及び前記周辺領域の全面に第３のゲート材を形成する工程と、前記セル領域に形成された前記第３のゲート材、前記第３の絶縁膜、前記第２のゲート材、及び前記第１のゲート材をエッチングすることにより、前記第１のゲート材、前記第２のゲート材からなる浮遊ゲート電極、前記第３の絶縁膜からなるＯＮＯ膜、及び前記第３のゲート材からなる制御ゲート電極を含む前記セルトランジスタを形成する工程と、前記周辺領域に形成された前記第３のゲート材をエッチングすることにより、前記第３のゲート材からなるゲート電極を含む前記周辺トランジスタを形成する工程と、を具備することを特徴とする。
【００１９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
図１（ａ）乃至図５は本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。図１（ａ）に示すように、このフラッシュメモリはセル領域と周辺領域とを有する。周辺領域内には、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが形成される。
【００２２】
半導体基板１の表面にＰウェル領域２を形成後、周辺領域のＰチャネルＭＯＳＦＥＴが形成される部分のＰウェル領域２内にＮウェル領域３を形成する。次に、例えば熱酸化により半導体基板１表面全面にゲート酸化膜４を形成し、ＣＶＤ（Chemical Vapor Deposition）法により、ゲート酸化膜４上に例えばポリシリコンまたはアモルファスシリコン等による第１のゲート材５を堆積する。続いて、第１のゲート材５上に、例えばＣＶＤ法によりシリコン窒化膜６、図示せぬ第１のシリコン酸化膜を順次堆積する。
【００２３】
次に、上記シリコン酸化膜上に図示せぬフォトレジストを堆積し、フォトリソグラフィ工程を用いて、フォトレジストに素子領域のパターンを転写する。続いて、このフォトレジストをマスクとして、上記第１のシリコン酸化膜、シリコン窒化膜６を例えばＲＩＥ（Reactive Ion Etching）法によりエッチングする。次に、シリコン窒化膜６をマスクとして、第１のゲート材５、及びゲート酸化膜４を例えばＲＩＥ法によりエッチングする。こうすることにより、上記素子領域のパターンに対応して、シリコン窒化膜６と、第１のゲート材５と、ゲート酸化膜４と、に開口部を形成し、半導体基板１の表面の一部を露出させる。次に、フォトレジスト及び第１のシリコン酸化膜を除去する。
【００２４】
次に、図１（ｂ）に示すように、例えば厚さが２０〜３５ｎｍ、好ましくは３０ｎｍのシリコン酸化膜７を半導体装置全面に例えばＣＶＤ法により堆積する。続いて、半導体装置全面に図示せぬフォトレジストを堆積し、フォトリソグラフィ工程を用いてセル領域のみフォトレジストを除去する。次に、このフォトレジストをマスクとして例えばウェットエッチングによりセル領域のシリコン酸化膜７を除去する。次に、周辺領域のフォトレジストを除去する。
【００２５】
次に、図２（ａ）に示すように、半導体装置全面にフォトレジスト８を堆積し、フォトリソグラフィ工程を用いて周辺領域のみフォトレジストを除去する。このフォトレジスト８をマスクとして、周辺領域の半導体基板１上及びシリコン窒化膜６上に形成されたシリコン酸化膜７を例えばＲＩＥ法等の異方性エッチングにより選択的に除去する。こうすることにより、上記シリコン窒化膜６、第１のゲート材５、及びゲート酸化膜４の側面上にシリコン酸化膜７を残存させる。
【００２６】
次に、図２（ｂ）に示すように、セル領域の上記フォトレジスト８を除去する。続いて、上記シリコン窒化膜６及びシリコン酸化膜７をマスクとして半導体基板１を例えばＲＩＥ法によりエッチングすることにより、セル領域及び周辺領域の半導体基板１表面にそれぞれ複数のトレンチ９を形成する。次に、周辺領域の上記シリコン窒化膜６、第１のゲート材５、及びゲート酸化膜４の側面上に形成されたシリコン酸化膜７を例えばＲＩＥ法等の異方性エッチングを用いて除去することにより、周辺領域のトレンチ９に隣接する半導体基板１表面を露出させる。
【００２７】
次に、図３（ａ）に示すように、トレンチの内壁を酸化した後、半導体装置全面に素子分離絶縁膜としての例えばシリコン酸化膜１０を堆積する。こうすることにより、セル領域のトレンチ内がシリコン酸化膜１０により埋め込まれると同時に、周辺領域においては、トレンチ内から上記トレンチに隣接して露出した半導体基板表面まで延在するようにシリコン酸化膜１０が埋め込まれる。次に、シリコン酸化膜１０を、シリコン窒化膜６をストッパーとして例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。次に、シリコン窒化膜６を例えば熱リン酸等のウェットエッチングにより除去する。これによりシリコン酸化膜１０からなる素子分離領域が形成され、素子領域が分離される。
【００２８】
次に、図３（ｂ）に示すように、例えば不純物としてリンが注入されたポリシリコンまたはアモルファスシリコン等による第２のゲート材１１を例えばＣＶＤ法により半導体装置全面に堆積する。この第２のゲート材１１は上記第１のゲート材５の上に直接堆積され、これら第１のゲート材５、第２のゲート材１１を用いて、後工程でメモリセルの２層構造の浮遊ゲートを構成する。
【００２９】
次に、半導体装置全面に図示せぬフォトレジストを堆積し、フォトレジストにフォトリソグラフィ工程により、セル領域のシリコン酸化膜１０上略中央部に溝を持つ形状のパターンを転写する。続いて、このフォトレジストをマスクとして第２のゲート材１１を例えばＲＩＥ法等の異方性エッチングによりエッチングする。こうすることにより、シリコン酸化膜１０上の上記第２のゲート材１１の上記パターンの溝に対応した位置にスリット１２を形成し、第２のゲート材１１を個々のメモリセル毎に分離する。次に、フォトレジストを除去する。
【００３０】
次に、図４（ａ）に示すように、半導体装置全面に例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるＯＮＯ膜１３を堆積する。
【００３１】
次に、図４（ｂ）に示すように、半導体装置全面に図示せぬフォトレジストを堆積し、フォトリソグラフィ工程を用いて周辺領域上のフォトレジストのみを除去する。続いて、このフォトレジストをマスクとして、周辺領域のＯＮＯ膜１３を例えばＲＩＥ法により除去し、第１のゲート材５、第２のゲート材１１を例えばＣＤＥ（Chemical Dry Etching）法により除去する。次に、例えばＮＨ４Ｆ等を用いたウェットエッチングによりゲート酸化膜４を除去し、次いでセル領域のフォトレジストを除去する。
【００３２】
図５は、図４に示す断面図の断面方向と交差する方向を断面方向とする断面図であり、図４に続く工程を示している。図５に示すように、シリコン酸化膜１０の半導体基板１から突出する端部が丸みを有している。周辺領域のＭＯＳＦＥＴが形成される領域にＭＯＳＦＥＴのゲート酸化膜２２を形成した後、半導体装置全面に例えばポリシリコン膜を堆積する。続いて、このポリシリコン膜上に図示せぬフォトレジストを堆積し、このフォトレジストにフォトリソグラフィ工程を用いて、セル領域のメモリセルのゲートパターンを転写する。このフォトレジストをマスクとしてＲＩＥ法によりポリシリコン、上記第１，第２のゲート材５，１１、ＯＮＯ膜１３をエッチングする。こうすることにより、セル領域において第１のゲート材５及び第２のゲート材１１からなる浮遊ゲート電極１１ａと、制御ゲート電極１８と、を形成する。この後、フォトレジストを除去する。
【００３３】
次に、周辺領域において上記ポリシリコン膜上に図示せぬフォトレジストを堆積し、このフォトレジストにフォトリソグラフィ工程を用いてＭＯＳＦＥＴのゲートパターンを転写する。続いて、このフォトレジストをマスクとして、上記ポリシリコンをＲＩＥ法によりエッチングすることにより、ＭＯＳＦＥＴのゲート電極１７を形成する。この後、フォトレジストを除去し、後酸化を行う。
【００３４】
次に、セル領域及び周辺領域の半導体基板１表面に、制御ゲート電極１８及びゲート電極１７をマスクとして不純物を拡散し、ソース領域１４、ドレイン領域１５を形成する。続いて、セル領域のゲート絶縁膜４、浮遊ゲート１１ａ、制御ゲート１８の側面上と、周辺領域のＭＯＳＦＥＴのゲート絶縁膜２２、ゲート電極１７の側面上と、にゲート側壁１９を形成する。この後、セル領域の制御ゲート電極１８上と、周辺領域のＭＯＳＦＥＴのゲート電極１７上と、ソース領域１４及びドレイン領域１５の半導体基板上と、にそれぞれサリサイド２０を形成する。これにより、サリサイドが形成された部分が低抵抗とされる。この後、半導体装置全面に図示せぬシリコン窒化膜及びＢＰＳＧを堆積する。
【００３５】
続いて、フォトリソグラフィ工程及びＲＩＥ法を用いてコンタクトホールを適宜形成した後、Ａｌ配線膜を例えばスパッタリング法により堆積する。このとき、コンタクトホールがＡｌにより充填され、コンタクト２１が形成される。フォトリソグラフィ工程、ＲＩＥ法を用いて上記Ａｌを加工して配線パターン２３を形成後、Ａｌ配線を保護するため、図示せぬＰＳＧを堆積する。次に、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）により図示せぬシリコン窒化膜を堆積し、ボンディング用パッド上の保護材をエッチングにより加工し、ウェハとして完成する。
【００３６】
図６は図５に示す断面図を上から見た平面図である。図６において、１０はシリコン酸化膜、１４はソース領域、１５はドレイン領域であり、１７はＭＯＳＦＥＴのゲート電極、１８はメモリセルの制御ゲートである。
【００３７】
上記実施形態によれば、シリコン窒化膜６を堆積した後、周辺領域のシリコン窒化膜６、第１のゲート材５、ゲート酸化膜４の側面上のみにシリコン酸化膜７を堆積し、この後、このシリコン酸化膜７及びシリコン窒化膜６をマスクとしてトレンチ９を形成した後、シリコン酸化膜７を除去する。このため、トレンチ９に隣接する半導体基板１表面が一部露出し、この後トレンチ９をシリコン酸化膜１０により埋め込む際、この半導体基板１表面が露出する部分上にもシリコン酸化膜１０が堆積される。したがって、周辺領域のシリコン窒化膜６、第１のゲート材５、ゲート酸化膜４をウェットエッチングにより除去する際、エッチング溶液がシリコン酸化膜１０と半導体基板１との間に入り込むことを防ぐことができる。よって、シリコン酸化膜１０と半導体基板１との間に空隙が形成されることを防止し、この部分にゲート電極材が埋め込まれて電界集中が起こることを回避できる。よって、サブスレッショルド特性にＫｉｎｋ特性が生じ、このゲート電極を含むＭＯＳＦＥＴの消費電流が増大したり、狭チャネル効果が悪化して動作速度が遅くなる問題を回避できる。
【００３８】
尚、上記実施形態では、上記トレンチ９を形成後、シリコン酸化膜１０により、トレンチ９を充填した。しかし、図７に示すように、上記トレンチ９を形成した後、トレンチ９周辺の半導体基板１の角部をエッチングにより丸みを設けた構成とすることもできる。この後の工程で、シリコン酸化膜１０を堆積する際、この丸みを設けた部分にもシリコン酸化膜１０が形成される。こうすることにより、この丸みを設けた部分において電界集中が発生することを防止できる。
【００３９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４０】
【発明の効果】
以上、詳述したように本発明によれば、素子分離絶縁膜と半導体基板との間に空隙が形成されることを防止し、この部分にゲート電極材が埋め込まれて電界集中が起こることを回避可能な半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の製造方法を示す断面図。
【図２】図１に続く工程を示す図。
【図３】図２に続く工程を示す図。
【図４】図３に続く工程を示す図。
【図５】図４の断面方向と交差する方向を断面方向とする断面図であり、図４に続く工程を示す図。
【図６】図５を上から見た平面図。
【図７】本発明に係る半導体記憶装置の他の実施形態を示す断面図。
【図８】半導体記憶装置の従来の製造方法を示す断面図。
【図９】図８に続く工程を示す図。
【図１０】図９に続く工程を示す図。
【符号の説明】
１…半導体基板、
２…Ｐウェル領域、
３…Ｎウェル領域、
４…ゲート酸化膜、
５…第１のゲート材、
１０…シリコン酸化膜、
１１…第２のゲート材、
１３…ＯＮＯ膜。
Claims (2)
- セルトランジスタが形成されるセル領域と周辺回路の周辺トランジスタが形成される周辺領域とを有する半導体記憶装置の製造方法であって、
前記セル領域及び前記周辺領域の半導体基板上に第１のゲート酸化膜、第１のゲート材、及び第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１のゲート材、及び前記第１のゲート酸化膜の一部をエッチングすることにより、前記セル領域及び前記周辺領域に前記第１の絶縁膜、前記第１のゲート材、及び前記第１のゲート酸化膜からなる複数の積層構造を形成する工程と、
前記周辺領域の全面に第２の絶縁膜を形成した後、異方性エッチングにより、前記周辺領域に形成された前記積層構造の側面上のみに前記第２の絶縁膜を残存させる工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板をエッチングすることにより、前記セル領域及び前記周辺領域の前記半導体基板表面に複数のトレンチを形成する工程と、
前記周辺領域に形成された前記積層構造の側面上の前記第２の絶縁膜を除去することにより、前記トレンチの両側で前記積層構造近傍の前記半導体基板表面を露出させる工程と、
前記セル領域の前記トレンチ内に形成するとともに、前記積層構造近傍の前記半導体基板表面に接触して延在するように前記周辺領域の前記トレンチ内に素子分離絶縁膜を形成する工程と、
前記第１の絶縁膜を除去した後に、前記セル領域及び前記周辺領域の全面に第２のゲート材を形成する工程と、
前記セル領域の前記素子分離絶縁膜上の位置において、前記第２のゲート材にスリットを形成し、これを個々に分離する工程と、
前記セル領域の全面及び前記周辺領域の全面に第３の絶縁膜を形成する工程と、
前記周辺領域に形成された前記第３の絶縁膜、前記第２のゲート材、及び前記第１のゲート材を除去した後、前記第１のゲート酸化膜をウェットエッチングにより除去する工程と、
前記周辺領域の前記周辺トランジスタが形成される領域に第２のゲート酸化膜を形成する工程と、
前記セル領域の全面及び前記周辺領域の全面に第３のゲート材を形成する工程と、
前記セル領域に形成された前記第３のゲート材、前記第３の絶縁膜、前記第２のゲート材、及び前記第１のゲート材をエッチングすることにより、前記第１のゲート材、前記第２のゲート材からなる浮遊ゲート電極、前記第３の絶縁膜からなるＯＮＯ膜、及び前記第３のゲート材からなる制御ゲート電極を含む前記セルトランジスタを形成する工程と、
前記周辺領域に形成された前記第３のゲート材をエッチングすることにより、前記第３のゲート材からなるゲート電極を含む前記周辺トランジスタを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第２の絶縁膜の厚さは、２０乃至３５ｎｍであることを特徴とする請求項１記載の半導体記憶装置の製造方法。
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