KR100745399B1 - 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법 - Google Patents

라디칼 산화 공정을 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

라디칼 산화 공정을 이용한 반도체 장치의 제조 방법이 개시되어 있다. 기판의 전면 및 후면 상에 불순물이 도핑된 폴리실리콘막을 형성하고, 상기 폴리실리콘막이 형성된 기판 상에 절연막을 형성하여 상기 기판의 후면 상에 형성된 폴리실리콘막 부위를 커버한다. 이어서, 상기 기판의 전면 부위를 부분적으로 노출시키기 위한 식각 공정을 수행하고, 산소 라디칼을 이용하는 산화 공정을 수행하여 상기 노출된 표면 부위 상에 산화막을 형성한다. 상기 산화 공정을 수행하는 동안 상기 폴리실리콘막으로부터의 불순물 아웃개싱은 상기 절연막에 의해 방지될 수 있다. 따라서, 후속하여 형성되는 트랜지스터의 전기적 특성 열화가 방지될 수 있다.

Description

라디칼 산화 공정을 이용한 반도체 장치의 제조 방법{Method of manufacturing semiconductor device using radical oxidation process}
도 1은 통상적인 배치식 라디칼 산화 설비의 개략도이다.
도 2는 배치식 라디칼 산화 공정을 이용한 종래 방법의 문제점을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 사용되는 배치식 라디칼 산화 설비의 개략적인 단면도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
50, 60 : 반도체 기판 52 : 폴리실리콘막
54 : 절연막 56 : 산화막
62 : 컨트롤 폴리실리콘막 64 : 하드 마스크막
66 : 고전압 게이트 산화막 100 : 반응 챔버
105 : 로드락 챔버 110 : 보우트
115 : 에너지 공급 장치 120 : 가스 유입관
125 : 압력 조절 장치 130 : 기판 이송 장치
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 라디칼 산화(radical oxidation) 공정을 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
비휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 전극을 갖는다.
플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자(hot electron)를 이용하여 데이터를 저장하는 메모리 셀 영역과 상기 메모리 셀들을 구동시키기 위한 주변 회로(periphery circuit) 영역으로 구성된다.
상기 주변 회로 영역은 저전압 트랜지스터가(low voltage transistor)가 형성되는 저전압 영역과, 터널링시 필요한 약 20V의 고전압에 견딜 수 있는 고전압 트랜지스터(high voltage transistor)가 형성되는 고전압 영역으로 구분된다.
상기 고전압 트랜지스터는 고전압에 대한 내성을 가지기 위하여 저전압 트랜지스터에 비해 두꺼운 게이트 산화막을 필요로 한다.
일반적으로, 게이트 산화막은 산소(O2) 가스만을 이용하는 건식 산화법(dry oxidation), 산소(O2) 및 염화수소(HCl) 가스를 이용하는 클린 산화법(clean oxidation) 또는 H2O(g)를 이용하는 습식 산화법(wet oxidation)과 같은 열산화 공정에 의해 형성한다.
건식 산화법이나 클린 산화법에 의해 성장되는 산화막은 미세기공(micropore)이나 보이드(void)와 같은 결함이 존재하는 것으로 알려져 있다. 반면에, 습식 산화법에 의해 성장되는 산화막은 미세기공이나 보이드와 같은 결함이 거의 없고 장기 신뢰성 지표인 경시 절연 파괴(time dependent dielectric breakdown; 이하 ‘TDDB’라 한다) 특성이 우수하다는 장점을 갖는다. 그러나, 습식 산화법은 산화막의 성장 속도가 매우 빠르기 때문에 초고집적 반도체 장치의 게이트 산화막에는 적용할 수가 없다.
따라서, 60㎚급 이하의 디자인-룰을 갖는 플래시 메모리 장치에서는 TDDB 등의 신뢰성 특성을 개선하기 위하여 고전압 게이트 산화막을 라디칼 산화법으로 형성하고 있다.
라디칼 산화법은 수소(H2) 및 산소(O2)와 같은 소오스 가스를 활성화시켜 산소 라디칼(O*)을 형성하고, 상기 산소 라디칼과 상기 실리콘 기판 사이의 산화 반응을 이용하여 실리콘 산화막을 형성하는 방법이다. 라디칼 산화법은 활성화된 산소 라디칼이 형성되는 막 내의 댕글링 본드(dangling bond) 및 결함들을 감소시키기 때문에 고품질의 산화막을 형성할 수 있다. 또한, 라디칼 산화법은 초기에는 산화 반응 속도가 빠르지만 어느 정도 산화막이 성장된 상태에서는 라디칼의 침투가 약해져서 산화막의 성장 속도가 느려지기 때문에, 산화막의 두께 제어가 용이하다는 장점을 갖는다.
라디칼 산화 공정은 도 1에 도시한 배치식(batch type) 산화 설비에서 수행할 수도 있고, 웨이퍼를 한 매씩 처리하는 매엽식(single type) 산화 설비에서 수행할 수도 있다.
배치식 설비는 복수개의 웨이퍼들을 동시에 처리하기 위한 것으로, 도 1에 도시한 바와 같이, 반도체 기판으로 사용되는 웨이퍼(10)를 반응 챔버(20) 내로 이송시키거나 반응 챔버(20) 밖으로 반송시키기 위한 보우트(22), 상기 반응 챔버(20)에 공정 가스 및 다른 가스들을 공급하기 위한 가스 인입구(28), 상기 반응 챔버 내의 압력을 유지하기 위한 진공 출구(vacuum port)(30), 상기 반응 챔버(200)를 바람직한 온도로 유지시키기 위한 히터(26) 등을 포함한다. 상기 보우트(22)에는 복수개의 웨이퍼(10)들을 적재하기 위한 복수개의 슬롯(slot)(24a, 24b, 24c, …)들이 형성되어 있다.
매엽식 설비는 웨이퍼들을 한 매씩 처리하기 위한 것으로, 반응 챔버 내에 웨이퍼를 지지하기 위한 플레이트(plate)가 설치되어 있다.
매엽식 라디칼 산화 공정은 높은 공정 온도에 의해 웨이퍼의 국부적인 휨(warpage) 현상이 일어나고 이로 인하여 후속의 사진 공정에서 오정렬이 발생하는 문제가 있기 때문에, 현재는 배치식 라디칼 산화 공정이 주로 사용되고 있다.
이하, 배치식 라디칼 산화 공정으로 고전압 트랜지스터의 게이트 산화막(이하, "고전압 게이트 산화막"이라 한다)을 형성하는 종래의 플래시 메모리 장치의 제조 방법에 대해 도 1 및 도 2를 참조하여 설명하고자 한다.
먼저, 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 기판(10), 즉 실리콘 웨이퍼 상에 터널 산화막, 즉, 메모리 셀 트랜지스터의 게이트 산화막(도시하지 않음), 플로팅 폴리실리콘막(도시하지 않음), ONO(oxide/nitride/oxide)와 같은 층간 유전막(도시하지 않음) 및 컨트롤 폴리실리콘막(12)을 순차적으로 형성한다.
사진식각 공정으로 주변 회로 영역의 기판(10) 상에 적층된 막들을 제거한 다음, 도 1의 배치식 산화 설비에서 라디칼 산화 공정을 실시하여 상기 주변 회로 영역의 기판(10) 상에 고전압 게이트 산화막(14)을 형성한다.
이어서, 상기 주변 회로 영역 중 고전압 트랜지스터 영역을 마스킹하여 저전압 트랜지스터 영역을 개구한 후, 상기 저전압 트랜지스터 영역의 고전압 게이트 산화막(14)을 식각 공정으로 제거한다. 그런 다음, 상기 저전압 트랜지스터 영역의 기판(10) 상에 얇은 두께의 저전압 게이트 산화막(도시하지 않음)을 형성한다.
계속해서, 상기 주변 회로 영역의 기판(10) 상에 고전압 게이트 전극 및 저 전압 게이트 전극 형성을 위한 증착 및 사진식각 공정 등을 수행하여 주변 회로 트랜지스터, 즉 고전압 트랜지스터 및 저전압 트랜지스터들을 형성한다. 이어서, 메모리 셀 영역에 적층되어 있는 막들을 패터닝하여 플로팅 게이트 및 컨트롤 게이트를 포함하는 메모리 셀 트랜지스터의 수직 적층형 게이트 전극(도시하지 않음)을 형성한다.
상술한 종래 방법에 의하면, 라디칼 산화 공정을 이용하여 고전압 게이트 산화막(14)을 형성하여 상기 고전압 게이트 산화막(14)의 신뢰성은 개선할 수 있지만, 주변 회로 트랜지스터의 전기적 특성 산포가 불량해지는 문제가 발생한다.
구체적으로, 도 1의 배치식 산화 설비에서 라디칼 산화 공정을 진행할 때 웨이퍼 슬롯(24a, 24b, 24c, …) 간에 고전압 산화막(14)의 두께 차이가 발생하였으며, 특히 첫 번째 슬롯(24a)과 나머지 슬롯(24b, 24c, …) 간의 산화막 두께 차이가 크게 나타났다. 이것은 하나의 웨이퍼의 후면(back side) 상태가 그 아래에 인접하여 있는 다른 웨이퍼 위에 성장되는 산화막의 두께 및 품질에 영향을 주기 때문인 것으로 추측된다. 이러한 산화막 두께의 차이는 웨이퍼와 웨이퍼 간에 발생할 뿐만 아니라, 하나의 웨이퍼 내의 중심 부위와 에지 부위 사이에도 발생한다. 이와 같이 웨이퍼 슬롯(24a, 24b, 24c, …) 간에 고전압 산화막(14)의 두께 차이가 발생하면, 주변 회로 트랜지스터의 문턱 전압(threshold voltage)이 변하는 등 전기적 특성 산포가 불량해진다.
또한, 노(furnace)를 이용한 산화 공정 및 증착 공정에서는 일반적으로 웨이퍼의 전면(front side) 뿐만 아니라 후면에도 막이 형성되기 때문에, 도 2에 도시 한 바와 같이 불순물, 예컨대 포스핀(PH3)이 도핑된 컨트롤 폴리실리콘막(12)은 웨이퍼(10)의 전면(f) 및 후면(b)에 모두 증착된다. 따라서, 주변 회로 영역의 컨트롤 폴리실리콘막(12)을 제거한 후에도 상기 웨이퍼(10)의 후면(b)에는 컨트롤 폴리실리콘막(12)이 그대로 남아있게 된다.
이와 같이 웨이퍼(10)의 후면(b)에 컨트롤 폴리실리콘막(12)이 노출되어 있는 상태에서 배치식 라디칼 산화 공정을 진행하면, 상기 라디칼 산화 공정이 수 mTorr 이하의 저압에서 실시되기 때문에 웨이퍼(10)의 후면(b)에 형성된 컨트롤 폴리실리콘막(12) 내의 불순물(16)이 아웃개싱(out-gassing)되어 그 아래에 인접해 있는 웨이퍼(10)의 주변 회로 영역에 불균일하게 도핑된다. 따라서, 상기 주변 회로 영역의 불순물 농도가 변하게 되고, 이로 인하여 후속하여 상기 주변회로 영역에 형성되는 트랜지스터의 전기적 특성이 열화된다.
본 발명의 목적은 배치식 라디칼 산화 공정을 이용하여 기판들 상에 산화막을 형성할 때 상기 기판들의 후면 부위로부터의 불순물 아웃개싱을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기와 같은 본 발명의 일 측면에 따른 반도체 장치의 제조 방법은, 기판의 전면 및 후면 상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막이 형성된 기판 상에 절연막을 형성하여 상기 기판의 후면 상에 형성된 폴리 실리콘막 부위를 커버하는 단계와, 상기 기판의 전면 부위를 부분적으로 노출시키기 위한 식각 공정을 수행하는 단계와, 산소 라디칼을 이용하는 산화 공정을 수행하여 상기 노출된 표면 부위 상에 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 공정은 배치식 산화 설비를 이용하여 수행될 수 있으며, 상기 절연막은 질화물, 산화물, 산질화물 등으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 폴리실리콘막은 상기 기판 전면의 일부를 노출시키는 개구부를 가지며, 상기 절연막은 상기 폴리실리콘막 및 상기 개구부에 의해 노출된 일부 표면 상에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 공정은 상기 개구부에 의해 상기 기판의 전면 일부가 노출되도록 상기 기판의 전면 상에 형성된 절연막 부위에 대하여 전체적으로 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 공정은 상기 개구부에 의해 상기 기판의 전면 일부가 노출되도록 상기 기판의 전면 일부 상에 형성된 절연막 부위에 부분적으로 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 폴리실리콘막은 상기 기판의 전체 표면들 상에 형성되며, 상기 절연막은 상기 폴리실리콘막의 전체 표면 상에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 공정은 상기 기판 전면의 일부를 노출시키기 위하여 상기 절연막 및 상기 폴리실리콘막에 대하여 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화막을 형성하는 단계 후, 상기 기판의 전면 상에 잔류하는 절연막 부위 및 폴리실리콘막 부위를 패터닝하여 도전성 구조물을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연막은 상기 폴리실리콘막의 표면 부위를 산화시킴으로써 획득될 수 있다.
본 발명의 다른 측면에 따른 비휘발성 메모리 장치의 제조 방법은, 메모리 셀 영역 및 주변회로 영역을 갖는 기판을 제공하는 단계와, 상기 기판의 전체 표면들 상에 터널 산화막, 플로팅 폴리실리콘막, 층간 유전막 및 컨트롤 폴리실리콘막을 포함하는 게이트 적층물(gate stack)을 형성하는 단계와, 상기 게이트 적층물의 전체 표면 상에 절연막을 형성하는 단계와, 상기 주변회로 영역의 상기 절연막 및 게이트 적층물 부위들을 제거하여 상기 주변회로 영역을 노출시키는 단계와, 산소 라디칼을 이용하는 산화 공정을 수행하여 상기 노출된 주변회로 영역의 표면 부위 상에 게이트 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 공정은 배치식 산화 설비를 이용하여 수행될 수 있으며, 상기 절연막은 질화물, 산화물, 산질화물 등으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 비휘발성 메모리 장치의 제조 방법은 상기 게이트 산화막을 포함하는 트랜지스터 구조물을 상기 주변회로 영역 상에 형성하는 단계를 더 포함할 수 있으며, 상기 게이트 산화막을 형성한 후, 상기 게이트 적층물을 패터닝하여 상기 메모리 셀 영역 상에 메모리 셀 구조물을 형성하는 단계를 더 포함할 수도 있다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 기판의 일부 표면 상에 산화막을 형성하는 동안, 상기 절연막에 의해 상기 기판 후면의 폴리실리콘막으로부터 불순물들이 아웃개싱되어 그 아래에 인접한 기판의 전면에 영향을 주는 것을 방지할 수 있으며, 이에 따라 후속하여 상기 일부 표면 상에 형성되는 트랜지스터의 전기적 특성 열화를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명한다.
하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 구조물들이 다른 구조물의 "상에", "상부"에 또는 "하부"에 위치하는 것으로 언급되는 경우에는 각 구조물들이 직접 다른 구조물들 위에 위치하거나 또는 아래에 위치하는 것을 의미하거나, 또 다른 구조물들이 그 사이에 추가적으로 위치할 수 있다. 또한, 각 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도이고, 도 4는 본 발명의 실시예들에 사용되는 배치식 라디칼 산화 설비의 개략적인 구성도이다.
도 3a를 참조하면, 단결정 웨이퍼, 예를 들면 실리콘 웨이퍼와 같은 반도체 기판(50) 상에 불순물이 도핑된 폴리실리콘막(52)을 형성한다. 상기 폴리실리콘막(52)은 반도체 기판(50)의 전체 표면들 상에 형성될 수 있다. 특히, 상기 폴리실리콘막(52)은 상기 반도체 기판(50)의 전면(f) 상에 형성된 전면 폴리실리콘막(52a)과 상기 반도체 기판(50)의 후면(b) 상에 형성된 후면 폴리실리콘막(52b)을 포함할 수 있다.
바람직하게는, 상기 폴리실리콘막(52)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정으로 증착한다. 일반적으로 노(furnace)를 이용한 산화 공정 및 증착 공정에서는 웨이퍼(즉, 기판)의 전면(front side) 뿐만 아니라 후면(back side)에도 막이 형성되기 때문에, 상기 폴리실리콘막(52)은 상기 기판(50)의 전면(f) 및 후면(b)에 모두 형성된다.
이어서, 상기 기판(50)의 전면(f) 상에 형성된 전면 폴리실리콘막(52a)을 식각하여 상기 기판(50)의 전면(f) 일부를 노출시키는 개구부를 형성한다. 예를 들면, 포토리소그래피 공정을 수행하여 상기 전면 폴리실리콘막(52) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로서 사용하는 식각 공정을 수행하여 상기 기판(50)의 전면(f) 일부를 노출시킨다. 상기 노출된 일부 영역 상에는 후속하는 산화 공정에서 산화막이 형성될 수 있다. 이때, 상기 후면 폴 리실리콘막(52b)은 그대로 잔류된다.
상기 개구부를 갖는 폴리실리콘막(52) 및 상기 노출된 기판(50)의 전면(f) 일부 상에 절연막(54)을 형성한다. 상기 절연막(54)은 상기 기판(50)의 전면(f) 상에 형성된 전면 절연막(54a) 및 상기 기판(50)의 후면(b) 상에 형성된 후면 절연막(54b)을 포함할 수 있다.
상기 절연막(54)은 질화물, 산화물 또는 산질화물로 이루어질 수 있다. 상기 절연막(54)은 화학 기상 증착(chemical vapor deposition; CVD) 공정, 저압 화학 기상 증착(LPCVD) 또는 플라즈마-증대 화학 기상 증착(plasma-enhanced CVD) 공정에 의해 형성될 수 있다. 상기 절연막(54)은 상기 기판(50)의 전면(f) 일부에 형성되어질 트랜지스터의 전기적 특성에 영향을 주지 않도록 약 800℃ 이하의 온도에서 형성될 수 있다.
예를 들면, 상기 절연막(54)은 실리콘 질화물을 포함할 수 있으며, 약 600 내지 700℃의 온도에서 저압 화학 기상 증착(LPCVD) 공정을 통해 형성될 수 있다.
도 3b 및 도 4를 참조하면, 상기 기판(50)의 전면(f) 위에 형성되어 있는 절연막(54a)을 전체적으로 제거하여 상기 기판(50)의 후면(b)에 위치한 폴리실리콘막(52) 상에만 절연막(54b)을 남긴다. 예를 들면, 상기 기판(50) 전면(f)의 절연막(54a)에 대하여 에치백(etch-back) 공정을 수행함으로써 상기 기판(50)으로부터 전면 절연막(54a)을 전체적으로 제거할 수 있다. 상기와 같이 전면 절연막(54a)을 제거함으로써 상기 전면 폴리실리콘막(52a)의 개구부에 의해 상기 기판(50)의 전면(f) 일부가 노출될 수 있다.
그러나, 상기 기판(50)의 전면(f) 일부 상에 형성된 절연막 부위를 선택적으로 제거함으로써 상기 기판(50)의 전면(f) 일부를 노출시킬 수도 있다.
이어서, 상기 반도체 기판(50)을 도 4에 도시한 배치식 라디칼 산화 설비의 반응 챔버(100)에 로딩시킨다.
구체적으로, 산화막을 형성하고자 하는 기판(50)을 핸들러 등의 기판 이송 장치(130)를 이용하여 로드락 챔버(load-lock chamber)(105) 내의 보우트(110)에 위치시킨다. 상기 보우트(110)는 복수개의 기판(50)을 동시에 적재할 수 있는 복수개의 슬롯들을 포함한다.
진공 펌프 등의 압력 조절 장치(125)를 이용하여 상기 로드락 챔버(105) 및 반응 챔버(100) 내부를 진공 분위기로 만든 후, 상기 기판(50)들이 적재되어 있는 보우트(105)를 약 600℃의 온도로 유지되는 반응 챔버(100) 내에 로딩시킨다.
이어서, 상기 압력 조절 장치(125)를 이용하여 상기 반응 챔버(100)의 압력을 약 0.4∼2mTorr의 저압으로 조절하고, 히터(heater) 등의 에너지 공급 장치(115)를 통해 상기 반응 챔버(100)의 온도를 약 850∼900℃의 고온으로 승온시킨다. 그런 다음, 가스 유입관(120)을 통해 상기 반응 챔버(100) 내에 산소 라디칼을 포함하는 반응 가스를 공급한다.
예를 들면, 상기 가스 유입관(120)을 통해 산소(O2) 및 수소(H2)를 포함하는 혼합 가스가 제공되며, 상기 혼합 가스는 상기 가스 유입관(120) 내부에 인가되는 마이크로 웨이브 에너지에 의해 상기 산소 라디칼을 포함하는 플라즈마 상태의 반 응 가스로 형성될 수 있다.
상기 반응 챔버(100) 내부로 공급된 산소 라디칼은 상기 노출된 기판(50)의 전면(f) 일부와 반응하며, 상기 반응에 의해 상기 기판의 노출된 부위 상에 산화막이 형성될 수 있다.
상기 라디칼 산화 공정은 라디칼의 발생 효율을 높이기 위하여 수 mTorr 이하의 저압에서 실시되는데, 이러한 저압 상태에서는 기판의 후면에 형성되어 있는 도핑된 폴리실리콘막 내의 불순물들이 아웃개싱되어 그 아래에 인접해 있는 기판의 전면으로 도핑되는 문제가 발생한다. 그러나, 본 실시예에 의하면, 상기 기판(50)의 후면(b)에 형성되어 있는 후면 폴리실리콘막(52b)은 상기 후면 절연막(54b)에 의해 커버된 상태이므로 상기 저압 라디칼 산화 공정을 진행하는 동안 상기 후면 폴리실리콘막(52b)으로부터의 불순물 아웃개싱을 방지할 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 플래시 메모리 장치의 고전압 게이트 산화막을 형성하는 방법을 예시한다. 편의상, 도 5a 및 도 5b의 도면들은 반도체 기판과 컨트롤 폴리실리콘막과의 사이에 적층되어 있는 막들을 도시하지 않는다.
도 5a를 참조하면, 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 기판(60) 상에 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 실시하여 상기 기판(60)을 액티브 영역과 필드 영역으로 구분한다. 이 와는 다르게, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정으로 형성할 수도 있다.
이어서, 상기 반도체 기판(60)의 전체 표면들 위에 터널 산화막, 플로팅 폴리실리콘막, 층간 유전막, 컨트롤 폴리실리콘막(62) 및 하드 마스크막(64)을 포함하는 게이트 적층물(gate stack)을 형성한다.
상기 컨트롤 폴리실리콘막(62)은 상기 반도체 기판(60)의 전면(f) 상에 형성된 전면 컨트롤 폴리실리콘막(62a) 및 상기 반도체 기판(60)의 후면(b) 상에 형성된 후면 컨트롤 폴리실리콘막(62b)을 포함할 수 있다. 또한, 상기 하드 마스크막(64)은 상기 반도체 기판(60)의 전면(f) 상에 형성된 전면 하드 마스크막(64a) 및 상기 반도체 기판(60)의 후면(b) 상에 형성된 후면 하드 마스크막(64b)을 포함할 수 있다.
구체적으로, 산화 공정을 실시하여 상기 기판(60)의 액티브 영역 상에 터널 산화막, 즉 메모리 셀 트랜지스터의 게이트 산화막(도시하지 않음)을 형성한다.
상기 터널 산화막이 형성된 기판(60)의 전체 표면들 상에 저압 화학 기상 증착(LPCVD) 공정으로 플로팅 폴리실리콘막(도시하지 않음)을 증착한 후, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 폴리실리콘막을 고농도의 N형으로 도핑시킨다. 그런 다음, 사진식각 공정으로 상기 필드 영역 위의 플로팅 폴리실리콘막 부위를 제거하여 플로팅 게이트 패턴들을 형성한다.
상기 플로팅 폴리실리콘막 및 기판(60) 상에 층간 유전막(도시하지 않음)으로서, 예컨대 산화막, 질화막 및 산화막이 순차적으로 적층되어 이루어진 ONO막을 산화 공정 및 화학 기상 증착(CVD) 공정으로 형성한다.
상기 층간 유전막 상에 저압 화학 기상 증착(LPCVD) 공정으로 컨트롤 폴리실리콘막(62)을 증착한 후, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 컨트롤 폴리실리콘막(62)을 고농도의 N형으로 도핑시킨다.
이어서, 상기 컨트롤 폴리실리콘막(62) 상에 게이트 패터닝을 위한 하드 마스크막(64)을 증착한다. 예를 들면, 상기 하드 마스크막(64)은 질화막, 산화막 또는 질화막과 산화막의 복합막 중의 어느 하나일 수 있다. 상기 하드 마스크막(64)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 또는 플라즈마-증대 화학 기상 증착(PECVD) 공정에 의해 형성할 수 있다.
본 실시예에 의하면, 상기 하드 마스크막(64)은 실리콘 질화물로 이루어질 수 있으며, 약 600~700℃의 온도에서 저압 화학 기상 증착(LPCVD) 공정을 수행함으로써 형성될 수 있다.
상기 컨트롤 폴리실리콘막(62) 및 하드 마스크막(64)은 노(furnace)를 이용한 저압 화학 기상 증착(LPCVD) 공정으로 형성하기 때문에, 상기 기판(60)의 전면(f) 및 후면(b)에 모두 증착될 수 있다. 상기 터널 산화막, 플로팅 폴리실리콘막 및 층간 유전막도 상기 기판(60)의 전면(f) 및 후면(b)에 모두 형성되지만, 편의상 상기 막들은 도시하지 않았다.
도 5b를 참조하면, 사진식각 공정으로 주변 회로 영역의 기판(60)의 전면(f) 위에 형성되어 있는 게이트 적층물을 선택적으로 제거한다. 이때, 상기 기판(60)의 후면(b)에는 상기 후면 컨트롤 폴리실리콘막(62b) 및 후면 하드 마스크막(64b)을 포함한 적층물이 그대로 남아있다.
이어서, 도 4에 도시한 배치식 라디칼 산화 설비의 반응 챔버(100)에 상기 기판(60)을 로딩하여 라디칼 산화 공정을 실시한다.
상기 라디칼 산화 공정은 소오스 가스가 라디칼 상태가 될 수 있도록 통상적인 열산화 공정에 비해 저압 조건에서 실시한다. 예를 들면, 약 850∼900℃의 고온, 약 0.4∼2mTorr의 저압 하에서 산소 라디칼을 포함하는 반응 가스를 이용하여 수행될 수 있다.
상기 반응 가스는 수소(H2) 가스 및 산소(O2) 가스를 포함하는 혼합 가스를 활성화시킴으로써 획득될 수 있으며, 상기 산소 라디칼과 실리콘의 산화 반응에 의해 상기 주변 회로 영역의 기판(60) 상에 고전압 트랜지스터의 게이트 산화막(66)이 형성된다.
이와 같이 산소 라디칼을 이용하는 산화 공정을 수행하면, 피산화 물질의 종류에 관계없이 산화 반응성이 우수하기 때문에 형성되는 막 내의 댕글링 본드 및 결함들을 감소키며 우수한 신뢰성을 갖는 고품질의 게이트 산화막(66)을 형성할 수 있다.
상술한 바와 같이 라디칼 산화 공정을 수행한 후, 상기 게이트 산화막(66)이 형성된 기판(60)을 배치식 라디칼 산화 설비의 반응 챔버(100)로부터 언로딩한다. 이어서, 상기 주변 회로 영역 중 고전압 트랜지스터 영역을 마스킹하여 저전압 트랜지스터 영역을 개방시킨 후, 상기 저전압 트랜지스터 영역의 고전압 게이트 산화막(66)을 식각 공정으로 제거한다. 그런 다음, 상기 저전압 트랜지스터 영역의 기판(60) 상에 상대적으로 얇은 두께의 저전압 게이트 산화막(도시하지 않음)을 형성한다.
계속해서, 상기 주변 회로 영역의 기판(60) 상에 고전압 게이트 전극 및 저전압 게이트 전극 형성을 위한 증착 및 사진식각 공정 등을 수행하여 주변 회로 트랜지스터(도시하지 않음), 즉 고전압 트랜지스터 및 저전압 트랜지스터들을 형성한 후, 상기 메모리 셀 영역의 기판(60) 상에 메모리 셀 구조물(도시하지 않음)을 형성한다.
구체적으로, 사진식각 공정으로 상기 메모리 셀 영역의 기판(60)의 전면(f) 위에 형성되어 있는 전면 하드 마스크막(64a)을 패터닝하여 하드 마스크(도시하지 않음)를 형성한다. 상기 하드 마스크를 식각 마스크로 이용하여 상기 전면 컨트롤 폴리실리콘막(62a), 층간 유전막 및 플로팅 게이트 패턴들을 차례로 건식 식각한다. 그 결과, 상기 메모리 셀 영역의 기판(60)의 전면(f) 위에 플로팅 게이트들과 컨트롤 게이트들을 포함하는 메모리 셀 구조물이 형성된다.
상기한 바에 의하면, 상기 기판(60)의 후면(b)에 형성되어 있는 후면 컨트롤 폴리실리콘막(62b)이 후면 하드 마스크막(64b)에 의해 커버된 상태에서 고전압 게이트 산화막 형성을 위한 저압 라디칼 산화 공정을 진행한다. 따라서, 상기 후면 컨트롤 폴리실리콘막(64b)으로부터 불순물들이 아웃개싱되어 그 아래에 인접해 있는 기판(50)의 전면(f), 예를 들어 주변 회로 영역의 액티브 영역으로 도핑되는 것을 방지함으로써, 주변 회로 트랜지스터의 전기적 특성 열화를 방지할 수 있다.
도시하지는 않았으나, 본 발명의 또 다른 실시예에 의하면, 배치식 라디칼 산화 공정을 수행하기 전에 산화 공정을 추가하여 절연막을 형성한다. 즉, 기판의 후면에 노출되어 있는 폴리실리콘막의 표면을 산화시킴으로써 상기 폴리실리콘막 내의 불순물들이 아웃개싱되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 그 전면 및 후면 위에 불순물이 도핑된 폴리실리콘막이 형성되어 있는 반도체 기판 상에 라디칼 산화 공정을 실시할 때, 상기 기판 후면의 폴리실리콘막을 절연막으로 커버한다.
따라서, 상기 절연막에 의해 상기 기판 후면의 폴리실리콘막으로부터 불순물들이 아웃개싱되어 그 아래에 인접한 기판의 전면에 영향을 주는 것을 방지함으로써, 상기 기판의 전면 상에 형성되는 트랜지스터의 전기적 특성 열화를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 기판의 전면 및 후면 상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막이 형성된 기판 상에 절연막을 형성하여 상기 기판의 후면 상에 형성된 폴리실리콘막 부위를 커버하는 단계;
    상기 기판의 전면 부위를 부분적으로 노출시키기 위한 식각 공정을 수행하는 단계; 및
    산소 라디칼을 이용하는 산화 공정을 수행하여 상기 노출된 표면 부위 상에 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 산화 공정은 배치식 산화 설비를 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 절연막은 질화물, 산화물 및 산질화물로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 폴리실리콘막은 상기 기판 전면의 일부를 노출시키는 개구부를 가지며, 상기 절연막은 상기 폴리실리콘막 및 상기 개구부에 의해 노출된 일부 표면 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 식각 공정은 상기 개구부에 의해 상기 기판의 전면 일부가 노출되도록 상기 기판의 전면 상에 형성된 절연막 부위에 대하여 전체적으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 식각 공정은 상기 개구부에 의해 상기 기판의 전면 일부가 노출되도록 상기 기판의 전면 일부 상에 형성된 절연막 부위에 선택적으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 폴리실리콘막은 상기 기판의 전체 표면들 상에 형성되며, 상기 절연막은 상기 폴리실리콘막의 전체 표면 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 식각 공정은 상기 기판 전면의 일부를 노출시키기 위하여 상기 절연막 및 상기 폴리실리콘막에 대하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 산화막을 형성하는 단계 후, 상기 기판의 전면 상에 잔류하는 절연막 부위 및 폴리실리콘막 부위를 패터닝하여 도전성 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 절연막은 상기 폴리실리콘막의 표면 부위를 산화시킴으로써 획득되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 메모리 셀 영역 및 주변회로 영역을 갖는 기판을 제공하는 단계;
    상기 기판의 전체 표면들 상에 터널 산화막, 플로팅 폴리실리콘막, 층간 유전막 및 컨트롤 폴리실리콘막을 포함하는 게이트 적층물을 형성하는 단계;
    상기 게이트 적층물의 전체 표면 상에 하드 마스크막을 형성하는 단계;
    상기 주변회로 영역의 상기 하드 마스크막 및 게이트 적층물 부위들을 제거하여 상기 주변회로 영역을 노출시키는 단계; 및
    산소 라디칼을 이용하는 산화 공정을 수행하여 상기 노출된 주변회로 영역의 표면 부위 상에 게이트 산화막을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 산화 공정은 배치식 산화 설비를 이용하여 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제11항에 있어서, 상기 하드 마스크막은 질화물, 산화물 및 산질화물로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제11항에 있어서, 상기 게이트 산화막을 포함하는 트랜지스터 구조물을 상기 주변회로 영역 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제11항에 있어서, 상기 게이트 산화막을 형성한 후, 상기 게이트 적층물을 패터닝하여 상기 메모리 셀 영역 상에 메모리 셀 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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