KR100856300B1 - 플래시 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 플로팅 게이트를 형성하기 위하여 도프트 폴리실리콘층을 먼저 형성하고 도프트 폴리실리콘층 상부에 언도프트 비정질실리콘층을 형성한 후 언도포트 비정질실리콘층 상에 유전체막을 형성함으로써, 유전체막 하부의 실리콘층에 그레인 바운더리가 초기에 형성되는 것을 억제하고 유전체막을 형성할 때까지 자연 산화막이 형성되는 것을 최소화하면서 자연 산화막이 형성되더라도 균일하게 형성되도록 하여 불균일한 자연 산화막에 의해 소자의 전기적 특성이 저하되는 것을 방지하면서 공정의 신뢰성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법이 개시된다.
플래시 메모리 셀, 플로팅 게이트, 자연 산화막, 그레인 바운더리, 비정질실리콘층
Description
도 1a 내지 도 1l은 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 스크린 산화막
103 : 터널 산화막 104 : 제1 실리콘층
105 : 패드 질화막 106 : 트렌치
106a ; 트렌치 상부 및 저면 모서리
107 ; 라이너 산화막 108 : 절연 물질
109 : 소자 분리막 110 : 제2 실리콘층
111 : 제3 실리콘층 112 : 개구부
113 : 유전체막 114 : 제4 실리콘층
115 : 실리사이드층 116 : 콘트롤 게이트
117 : 플로팅 게이트
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 특히 플로팅 게이트와 유전체막의 계면 특성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법에 관한 것이다.
모든 반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 최근에는 데이터 플래시 소자를 구현함에 있어서 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 이용하여 플래시 메모리 셀을 제조한다.
플래시 메모리 셀은 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조와 플로팅 게이트 양 가장자리의 반도체 기판에 형성된 소오스/드레인으로 이루어진다. 이때, 플로팅 게이트 상부에 ONO(Oxide-Nitride-Oxide) 구조의 유전체막을 형성함에 있어서, 플로팅 게이트 상부에 형성되는 하부 산화막 증착 시 플로팅 게이트 표면에 형성되는 자연 산화막의 불균일성에 의해 소자의 전기적 특성이 저하되는 문제점이 발생된다.
이렇게 자연 산화막이 균일하지 않은 원인은 플로팅 게이트를 도프트 폴리실 리콘층으로 형성하는 과정에서 표면에 불균일하게 노출된 그레인 바운더리(Grain boundary)와, 폴리실리콘층에 도핑된 불순물로 인하여 기판 표면에서보다 자연 산화막이 빠르게 형성되기 때문이다.
더욱이, 800℃ 이상의 고온 공정에서 DCS(SiH2Cl2)와 N2O 가스로 유전체막의 하부 산화막을 형성할 때 N2O 가스에 의해 자연 산화막이 보다 활발하게 형성되며, 그레인 바운더리와 그레인 벌크(Grain bulk) 표면간의 산화차이에 의해 자연 산화막이 형성되는 정도의 차이가 커져 웨이퍼 내에서 ONO 유전체막의 전기적 두께(Electrical thickness)인 유효 산화막 두께(Effective thickness; Teff)와 브레이크다운 전압(Breakdown voltage)이 변하여 소자의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판 상에 플로팅 게이트를 형성하기 위하여 도프트 폴리실리콘층을 먼저 형성하고 도프트 폴리실리콘층 상부에 언도프트 비정질실리콘층을 형성한 후 언도포트 비정질실리콘층 상에 유전체막을 형성함으로써, 유전체막 하부의 실리콘층에 그레인 바운더리가 초기에 형성되는 것을 억제하고 유전체막을 형성할 때까지 자연 산화막이 형성되는 것을 최소화하면서 자연 산화막이 형성되더라도 균일하게 형성되도록 하여 불균일한 자연 산화막에 의해 소자의 전기적 특성이 저하되는 것을 방지하면서 공정의 신뢰 성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래시 메모리 셀의 제조 방법은 반도체 기판의 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하는 단계와, 소자 분리 영역에 트렌치를 형성하는 단계와, 전체 상부에 절연 물질층을 형성한 후 패드 질화막 상부의 절연 물질층을 제거하여 트렌치에 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하는 단계와, 전체 상부에 제2 실리콘층 및 언도프트 비정질실리콘층으로 이루어진 제3 실리콘층을 형성하는 단계와, 소자 분리막의 중앙 부분을 노출시키며 가장 자리가 소자 분리막과 중첩되도록 제2 및 제3 실리콘층을 패터닝하는 단계와, 전체 상부에 유전체막, 제4 실리콘층 및 실리사이드층을 순차적으로 형성하는 단계와, 콘트롤 게이트 마스크를 이용한 식각 공정을 실시하여 실리사이드층 및 제4 실리콘층으로 이루어진 콘트롤 게이트를 형성한 후 자기 정렬 식각 공정을 실시하여 제1 내지 제 3 실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기에서, 제1 실리콘층은 언도프트 비정질실리콘층이나 폴리실리콘층으로 형성하는 것을 특징으로 하며, SiH4를 소오스 가스로 이용하여 450 내지 600℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition)법으로 형성하는 것을 특징으로 한다.
트렌치를 형성한 후 절연 물질층을 형성하기 전에, 수소 어닐링을 실시하여 트렌치를 상부 및 저면 모서리를 둥글게 형성하는 단계와, 세정 공정을 실시하여 트렌치의 측벽 및 저면에 형성된 자연 산화막을 제거하면서 터널 산화막의 노출된 측면을 목표량만큼 제거하여 채널 폭을 조절하는 단계와, 터널 산화막의 노출된 측면을 보호하기 위하여 전체 상부에 HTO 박막으로 이루어진 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
수소 어닐링은 600 내지 1050℃의 온도와 50 내지 380Torr의 낮은 압력에서 100 내지 2000sccm의 수소를 공급하면서 급속 열처리로 실시하는 것을 특징으로 한다.
제2 실리콘층은 도프트 폴리실리콘층으로 이루어지며, 550 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH
3 가스를 이용한 LP-CVD법으로 형성되는 것을 특징으로 한다.
제3 실리콘층은 510 내지 550℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용하여 LP-CVD법으로 되는 것을 특징으로 한다.
제2 및 제3 실리콘층을 패터닝하는 단계는, 전체 상부에 캡핑 질화막을 순차적으로 형성하는 단계와, 소자 분리막 상부의 제3 실리콘층이 노출되도록 캡핑 질화막을 패터닝하는 단계와, 노출된 제3 실리콘층 상부의 캡핑 질화막 측벽에 스페 이서 질화막을 형성하는 단계와, 노출된 영역의 제3 실리콘층 및 제2 실리콘층을 순차적으로 제거하는 단계와, 스페이서 질화막 및 캡핑 질화막을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1l은 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 표면에 스크린 산화막(102)을 형성한 후 반도체 기판에 형성될 소자(예를 들면, 트랜지스터이나 플래시 메모리 셀)의 문턱 전압을 조절하거나 웰(도시되지 않음)을 형성하기 위한 이온 주입 공정을 실시한다.
스크린 산화막(102)은 50 내지 70Å의 두께로 형성하며, 750 내지 800℃의 온도 범위에서 건식 산화 방법이나 습식 산화 방법으로 형성한다.
한편, 스크린 산화막(102)을 형성하기 전에 세정 공정을 실시할 수 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC- 1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.
도 1b를 참조하면, 스크린 산화막(도 1a의 102)을 제거한 후 반도체 기판(101)의 전체 상부에 터널 산화막(103) 및 제1 실리콘층(104)을 순차적으로 형성한다.
상기에서, 패드 산화막(도 1a의 102)은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용한 세정 공정으로 제거한다.
한편, 터널 산화막(103)은 750 내지 800℃의 온도에서 습식 산화 공정으로 형성한 후 900 내지 910℃의 온도에서 질소 분위기로 20 내지 30분간 어닐링을 실시하여 반도체 기판(101)과 터널 산화막(103)의 계면 결함 밀도를 최소화한다. 제1 실리콘층(104)은 언도프트(Undoped) 비정질실리콘층이나 폴리실리콘층으로 형성하며, SiH4를 소오스 가스로 이용하여 450 내지 600℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition)법으로 형성하며, 250 내지 500Å의 두께로 형성한다.
도 1c를 참조하면, 제1 실리콘층(104) 상부에 패드 질화막(105)을 형성한다. 패드 질화막(105)은 LP-CVD법을 이용하여 900 내지 1500Å의 두께로 형성한다.
도 1d를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 패드 질화막(105), 제1 실리콘층(104) 및 터널 산화막(103)을 순차적으로 식각하여 반도체 기판(101)이 소자 분리 영역을 노출시킨다. 이로써, 반도체 기판(101)의 소자 분리 영역을 노출시키는 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105)이 적층 구조로 형성되면서 플로팅 게이트를 형성하기 위한 제1 실리콘층(104)이 격리된다.
이후, 노출된 소자 분리 영역의 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(106)를 형성한다. 이때, 트렌치(106)는 측벽이 75 내지 85°의 경사각을 갖도록 형성한다.
도 1e를 참조하면, 트렌치의 측벽 및 저면 모서리(106a)가 둥글게 형성하기 위하여 급속 열처리(Rapid Thermal Process or Fast Thermal Process; RTP or FTP) 장비에서 수소(Hydrogen) 어닐링을 실시한다. 수소 어닐링을 실시하면 실리콘 원자 이동(Si atomic migration) 현상에 의해 트렌치의 측벽 및 저면 모서리(106a)가 둥글게 형성된다.
수소를 이용한 급속 열처리 어닐링은 600 내지 1050℃의 온도와 50 내지 380Torr의 낮은 압력에서 100 내지 2000sccm의 수소를 공급하면서 1 내지 10분 동안 실시한다.
도 1f를 참조하면, 트렌치(106)의 측벽 및 저면을 포함한 전체 상부에 라이너 산화막(Liner oxide; 107)을 형성한다. 라이너 산화막(107)은 터널 산화막(103)의 가장 자리가 후속 공정에 의해 손상되는 것을 방지하기 위하여 형성한다. 이러 한 라이너 산화막(107)은 DCS(SiH2Cl2)를 소오스로 하는 HTO(Hot Temperature Oxide) 박막으로 형성하며, 800 내지 830℃의 온도와 0.1 내지 1Torr의 압력이 유지된 챔버에서 LP-CVD법을 이용하여 100 내지 200Å의 두께로 형성한다. 라이너 산화막(107)을 형성한 후에는 질소 분위기에서 어닐링을 실시하여 산화막(107)의 막질이 치밀해지도록 한다. 이러한 질소 분위기의 어닐링은 1000 내지 1100℃의 온도에서 20 내지 30분 동안 실시한다.
한편, 라이너 산화막(107)을 형성하기 전에 트렌치(106)의 측벽 및 저면에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 실시할 수 있다. 또한, 세정 공정 시 터널 산화막(103)의 노출된 가장 자리 부분을 원하는 만큼 제거하여 플래시 메모리 셀의 채널 폭(Channel Width)을 줄이거나 최소화할 수도 있다. 이러한 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.
도 1g를 참조하면, 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105) 사이의 공간과 트렌치(도 1f의 106)가 완전히 매립되도록 전체 상부에 절연 물질층(도시되지 않음)을 형성한다. 이때, 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하며, 4000 내지 10000Å의 두께로 형성한다.
절연 물질층을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(105) 상부의 절연 물질층을 제거한다. 이때, 절연 물질층뿐만 아니라, 패드 질화막(105) 상부의 라이너 산화막(107)과 패드 질화막(105)의 일부를 제거하여 패드 질화막(105)이 목표 두께만큼만 잔류하도록 화학적 기계적 연마를 실시한다. 이로 인해, 절연 물질층이 트렌치(도 1f의 106)와 트렌치(도 1f의 106) 상부의 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105) 사이의 공간에만 잔류하며, 이로써, 라이너 산화막(106)과 절연 물질(108)로 이루어진 소자 분리막(109)이 형성된다. 즉, 소자 분리막(109)은 라이너 산화막(106)과 고밀도 플라즈마 산화막(108)으로 이루어진다.
한편, 잔류하는 패드 질화막(105)의 두께에 따라 후속 공정에서 패드 질화막(105)이 완전히 제거된 후에 반도체 기판(101)의 표면보다 높게 잔류하는 소자 분리막(109)의 높이가 결정되며, 돌출된 소자 분리막(109)의 높이에 따라 제1 실리콘층(104) 및 소자 분리막(109) 상부에 형성될 제2 실리콘층(도시되지 않음)의 형태뿐만 아니라 표면적이 결정되므로, 이를 감안하여 패드 질화막(105)을 적절한 두께로 잔류시킨다.
도 1h를 참조하면, 패드 질화막(도 1g의 105)을 완전히 제거한다. 이때, 패드 질화막이 제거되면서 노출된 라이너 산화막의 일부가 제거되기도 한다. 이로써, 제1 실리콘층(104)의 표면이 노출된다. 패드 질화막(도 1g의 105)은 인산(H3PO4)을 이용하여 제거한다.
도 1i를 참조하면, 전체 상부에 제2 실리콘층(110)을 형성한다.
제2 실리콘층(110)은 550 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 인(P)이 도핑된 폴리실리콘층(Doped poly-Si)으로 형성한다. 제2 실리콘층(110)은 소자 분리막(109)의 상부뿐만 아니라 소자 분리막(109) 사이의 제1 실리콘층(104) 상부에도 형성되므로, 커플링 비(Coupling ratio)를 최대화할 수 있는 범위 내에서 요철화 형태로 400 내지 1000Å의 두께로 형성한다.
한편, 제2 실리콘층(110)을 형성하기 전에 패드 질화막(도 1g의 105)을 제거한 후 노출된 제1 실리콘층(104) 표면의 자연 산화막을 제거하고 제1 및 제2 실리콘층(104 및 110)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 제2 실리콘층(110)을 증착하기까지의 딜레이(Delay) 시간을 2시간 이내로 한다.
도 1j를 참조하면, 제2 실리콘층(110) 상부에는 제3 실리콘층(111)을 형성한다. 이때, 제3 실리콘층(111)은 언도프트 비정질실리콘으로 형성하며, 후속 공정에서 유전체막을 ONO 구조로 형성할 때 ONO 구조의 하부 산화막을 제3 실리콘층(111) 상부에 형성하는 과정에서 N2O 가스에 의해 형성되는 자연 산화막이 불균일하게 성장되는 것을 방지하기 위한 캡핑 실리콘층 역할을 한다.
이러한 제3 실리콘층(111)은 510 내지 550℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나를 이용하여 LP-CVD법으로 형성하며, 100 내지 300Å의 두께로 형성한다.
한편, 도 1i에서 제1 실리콘층(104) 상부에 제2 실리콘층(110)을 형성할 때와 마찬가지로, 제3 실리콘층(111)을 형성하기 전에 제2 실리콘층(110) 표면의 자연 산화막을 제거하고 제2 및 제3 실리콘층(110 및 111)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 제3 실리콘층(111)을 증착하기까지의 딜레이(Delay) 시간을 2시간 이내로 한다.
도 1k를 참조하면, 소자 분리막(109)의 가장자리와 중첩되면서 소자 분리막(109) 상부의 중앙 표면이 노출되도록, 소자 분리막(109)의 중앙 상부에 형성된 제3 및 제2 실리콘층(111 및 110)을 제거한다. 이로써, 제2 및 제3 실리콘층(110 및 111)이 소자 분리막(109)의 폭보다 좁은 폭으로 격리된다.
좀 더 상세하게 설명하면, 제3 실리콘층(111) 상부에 캡핑 질화막(도시되지 않음)을 형성한다. 이후 플로팅 게이트 마스크를 이용한 식각 공정으로 소자 분리막(109) 상부의 소정 영역의 캡핑 질화막(도시되지 않음)을 제거하여, 하부의 제3 실리콘층(111)을 노출시킨다. 전체 상부에 스페이서용 질화막(도시되지 않음)을 형성한 후 블랭킷 식각 공정으로 캡핑 질화막(도시되지 않음)의 측벽에만 스페이서용 질화막을 잔류시켜 캡핑 질화막(도시되지 않음)의 측벽에 스페이서 질화막(도시되 지 않음)을 형성한다. 스페이서 질화막(도시되지 않음)이 형성됨으로 인하여, 제3 실리콘층(111)의 노출 영역은 보다 더 좁아진다. 이후, 캡핑 질화막(도시되지 않음) 및 스페이서 질화막(도시되지 않음)을 식각 마스크로 이용한 식각 공정으로 제3 실리콘층(111)의 노출된 영역을 제거하고, 순차적으로 하부의 제2 실리콘층(110)도 제거한다. 제3 및 제2 실리콘층(111 및 110)이 식각되면서 소자 분리막(109) 상부의 중앙 표면이 노출된다. 이후, 캡핑 질화막(도시되지 않음) 및 스페이서 질화막(도시되지 않음)을 제거한다. 이로써, 식각 장비가 허용하는 디자인 룰보다 더 작은 0.1um이하의 간격으로 제3 및 제2 실리콘층(111 및110)을 분리시킬 수 있으며, 콘트롤 게이트로 사용되는 실리사이드층(도시되지 않음) 증착 시 심(Seam)이 형성되는 것을 방지할 수 있을 정도로 충분히 작은 스페이스를 가지는 셀을 구현할 수 있다.
도 1l을 참조하면, 전체 상부에 유전체막(113), 콘트롤 게이트용 제4 실리콘층(114) 및 실리사이드층(115)을 순차적으로 형성한다.
상기에서, 유전체막(116)은 하부 산화막(SiO2), 실리콘 질화막(Si3N4) 및 상부 산화막(SiO2)이 순차적으로 적층된 구조인 ONO 구조로 형성할 수 있다. 또한, 실리사이드층(115)은 텅스텐 실리사이드(WSix)층으로 형성할 수 있다.
이때, 유전체막(113)의 하부 및 상부 산화막은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스 가스로 사용하여 형성한 HTO(Hot Temperature Oxide)막으로 형성할 수 있으며, 실 리콘 질화막은 650 내지 800℃의 온도와 1 내지 3Torr의 저압에서 DCS(SiH2Cl2)와 NH3 가스를 사용한 LP-CVD법으로 형성한다. 특히, 하부 산화막은 400 내지 700℃에서 증착 장비로 장착한 후 810 내지 850℃의 온도와 0.1 내지 3Torr의 저압에서 LP-CVD법으로 형성한다. 한편, 하부 산화막을 형성하는 과정에서 제2 실리콘층(110)에 도핑된 불순물이 제3 실리콘층(111)으로 확산되어 제 3 실리콘층(111)도 전도성을 갖게된다.
유전체막(113)을 ONO 구조로 형성한 후에는 막간의 계면 특성을 향상시키기 위하여 750 내지 800℃의 온도에서 습식 산화 방식으로 스팀 어닐(Steam anneal)을 실시할 수도 있다. 한편, 유전체막(113)의 하부 산화막, 실리콘 질화막 및 상부 산화막은 소자 특성에 부합되는 두께로 증착하되 각각의 공정을 시간 지연없이(No time delay) 진행하여 자연 산화막이나 불순물에 의해 오염되는 것을 방지한다. 이때, 바람직하게는 하부 산화막을 35 내지 60Å의 두께로 형성하고, 실리콘 질화막을 50 내지 65Å의 두께로 형성하며, 상부 산화막을 35 내지 60Å의 두께로 형성한다. 또한, 스팀 어닐링은 Si w/f(Monitoring wafer) 기준으로 산화 목표 두께가 150 내지 300Å이 되도록 실시한다.
콘트롤 게이트용 제4 실리콘층(114)은 560 내지 620℃의 온도와 0.1 내지 3Torr의 압력에서 500 내지 1000Å 두께의 도프트 폴리실리콘층으로 형성한다. 실리사이드층(115)은 접착 강도가 우수한 MS(SiH4) 및 DCS(SiH2Cl2) 중 어느 하나와 WF6을 공급한 후 300 내지 500℃의 온도에서 이들을 반응시켜 불소를 함유하면서 후 속 어닐링 공정에 의한 스트레스가 적고 우수한 스텝 커버리지를 가지며 면저항(Rs)이 작은 텅스텐 실리사이드층으로 형성한다. 이때, 텅스텐 실리사이드층(115)은 화학적 양론비가 2.0 내지 2.8이 되도록 성장시킨다.
이후, 도면에는 도시되어 있지 않지만, 실리사이드층(115) 상부에 SiOxNy 또는 Si3N4로 이루어진 반사 방지막(도시되지 않음)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 반사 방지막, 실리사이드층(115), 제4 실리콘층(114) 및 유전체막(113)을 패터닝하여 제4 실리콘층(114)과 실리사이드층(115)으로 이루어진 콘트롤 게이트(116)를 형성한다. 이후, 패터닝된 반사 방지막을 이용한 자기 정렬 식각 공정으로 제1 내지 제3 실리콘층(104, 110 및 111)을 패터닝하여 제1 내지 제3 실리콘층(104, 110 및 111)으로 이루어진 플로팅 게이트(117)를 형성한다. 이로써, 플래시 메모리 셀이 제조된다.
본 발명은 상기에서 서술한 플래시 메모리 셀의 제조 방법을 통해 다음과 같은 효과를 얻을 수 있다.
첫째, 소자 분리막을 형성하는 과정에서 소자 분리 영역을 정의하기 위한 소자 분리 마스크 하나만이 사용되므로 공정의 난이도를 낮추고 공정 단계를 줄여 공정 비용을 줄일 수 있다.
둘째, 수소 어닐링으로 트렌치의 상부 및 저면 모서리를 둥글게 형성함으로써 트렌치의 코너 라인딩 공정을 보다 용이하게 실시할 수 있다.
셋째, 트렌치의 상부 모서리에 산화막이 얇게 형성되는 것을 방지할 수 있으며, 라이너 산화막을 형성하기 전의 세정 공정을 통하여 임계 치수만큼의 소자 형성 영역을 확보할 수 있어 전하 보존 불량(Retention fail)이나 빠른 소거(fast erase) 등의 전기적 특성을 개선하여 신뢰성을 확보할 수 있다.
넷째, 터널 산화막에 손상이 발생되는 것을 최대한 방지하여 균일한 터널 산화막을 형성할 수 있다.
다섯째, 플로팅 게이트를 도프트 폴리실리콘층과 언도프트 비정질실리콘층의 적층 구조로 형성함으로써, 터널 산화막과의 계면에는 그레인 사이즈(Grain size)를 최소화하고, 유전체막과의 계면에서는 그레인 바운더리가 영역(Grain boundary portion)을 최소화하여 유전체막을 균일하게 형성함과 동시에 (Breakdown Voltage; BV) 안정화 효과를 얻을 수 있다.
여섯째, 패드 질화막의 두께, 소자 분리막의 돌출부의 높이 및 폭, 화학적 기계적 연마 공정의 연마 두께와 같은 공정 조건의 조절이 용이하며, 이에 따라 플로팅 게이트의 표면적 조절과 같은 공정 마진을 확보할 수 있다.
여덟째, 복잡한 공정이나 고가의 장비를 추가하지 않고도 기존의 장비와 공정으로 공정 마진을 확보하면서 0.13um급 이상의 고집적 플래시 메모리 셀을 용이하게 제조할 수 있다.
Claims (8)
- 반도체 기판의 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하는 단계;상기 소자 분리 영역에 트렌치를 형성하는 단계;전체 상부에 절연 물질층을 형성한 후 상기 패드 질화막 상부의 절연 물질층을 제거하여 상기 트렌치에 소자 분리막을 형성하는 단계;상기 패드 질화막을 제거하는 단계;전체 상부에 제2 실리콘층 및 언도프트 비정질실리콘층으로 이루어진 제3 실리콘층을 형성하는 단계;상기 소자 분리막의 중앙 부분을 노출시키며 가장 자리가 상기 소자 분리막과 중첩되도록 제2 및 제3 실리콘층을 패터닝하는 단계;전체 상부에 유전체막, 제4 실리콘층 및 실리사이드층을 순차적으로 형성하는 단계;콘트롤 게이트 마스크를 이용한 식각 공정을 실시하여 상기 실리사이드층 및 상기 제4 실리콘층으로 이루어진 콘트롤 게이트를 형성한 후 자기 정렬 식각 공정을 실시하여 상기 제1 내지 제 3 실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제1 실리콘층은 언도프트 비정질실리콘층이나 폴리실리콘층으로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 실리콘층은 SiH4를 소오스 가스로 이용하여 450 내지 600℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건에서 LP-CVD법으로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치를 형성한 후 상기 절연 물질층을 형성하기 전에,수소 어닐링을 실시하여 상기 트렌치를 상부 및 저면 모서리를 둥글게 형성하는 단계;세정 공정을 실시하여 상기 트렌치의 측벽 및 저면에 형성된 자연 산화막을 제거하면서 상기 터널 산화막의 노출된 측면을 제거하여 채널 폭을 조절하는 단계; 및상기 터널 산화막의 노출된 측면을 보호하기 위하여 전체 상부에 HTO 박막으로 이루어진 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 4 항에 있어서,상기 수소 어닐링은 600 내지 1050℃의 온도와 50 내지 380Torr의 낮은 압력에서 100 내지 2000sccm의 수소를 공급하면서 급속 열처리로 실시하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제2 실리콘층은 도프트 폴리실리콘층으로 이루어지며, 550 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 형성되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제3 실리콘층은 510 내지 550℃의 온도와 0.1 내지 3Torr의 압력 조건 에서 SiH4 및 Si2H6 중 어느 하나를 이용하여 LP-CVD법으로 되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제2 및 제3 실리콘층을 패터닝하는 단계는,전체 상부에 캡핑 질화막을 순차적으로 형성하는 단계;상기 소자 분리막 상부의 상기 제3 실리콘층이 노출되도록 상기 캡핑 질화막을 패터닝하는 단계;노출된 상기 제3 실리콘층 상부의 상기 캡핑 질화막 측벽에 스페이서 질화막을 형성하는 단계;노출된 영역의 상기 제3 실리콘층 및 상기 제2 실리콘층을 순차적으로 제거하는 단계;상기 스페이서 질화막 및 상기 캡핑 질화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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