KR100466189B1 - 플래시 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하고 소자 분리 영역에 트랜치를 형성한 후 수소 분위기의 어닐링 공정을 통해 트랜치의 모서리 부분을 둥글게 형성함으로써 트랜치의 모서리를 라운딩 처리하는 과정에서 터널 산화막의 가장자리 부분이 얇아지는 것을 방지하고, 터널 산화막 상부에 실리콘층을 형성한 후 SPG(Solid Phase Growth) 어닐링을 실시하여 터널 산화막 상부의 그레인 바운더리(Grain boundary) 수를 최소화함으로써 누설 전류가 전계가 집중되는 것을 방지하여 소자의 전기적 특성 및 공정의 신뢰성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법이 개시된다.
Description
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 특히 트랜치 상부 모서리의 반도체 기판에 터널 산화막이 얇게 형성되는 것을 방지하면서 채널 폭을 줄이고, 터널 산화막 상부에 형성되는 플로팅 게이트용 폴리실리콘층의 그레인 바운더리에 전계가 집중되는 정도를 최소화하여 누설 전류 특성을 포함한 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법에 관한 것이다.
모든 반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성한 후 트랜치에 절연 물질을 매립하는 공정으로 소자 분리막을 형성한다. 이러한 소자 분리막을 트랜치형 소자 분리막이라 한다.
플래시 메모리 셀을 제조하는 과정에서도 트랜치형 소자 분리막을 형성하는데, 소자 분리 영역의 반도체 기판을 소정의 깊이까지 식각하여 트랜치를 형성한 후에는 식각 공정에 의해 트랜치의 측벽 및 저면에 발생된 식각 손상을 완화시키기 위하여 트랜치의 측벽 및 저면을 산화시키는 측벽 산화 공정(Side wall oxdation)을 실시한다.
이러한 측벽 산화 공정을 실시하는 과정에서 트랜치 상부 모서리의 반도체 기판에도 터널 산화막이 형성되는데, 이렇게 트랜치 상부 모서리에 형성된 터널 산화막은 목표 두께보다 얇게 형성된다. 또한, 도프트 폴리실리콘층을 플로팅 게이트로 사용할 경우 그레인 사이즈(Grain size)가 불규칙하거나 1000 내지 2000Å 정도의 크기를 가짐으로써 그레인 바운더리(Grain boundary)가 터널 산화막 상부에 형성되어 전계 집중에 따른 누설 전류가 증가하게 된다.
한편, 플로팅 게이트의 커플링 비(Aspect ratio)를 증가시키기 위해서는 플로팅 게이트의 표면적을 증가시켜야 하는데, 소자의 집적도가 높아지면서 플로팅 게이트의 표면적을 증가시키는데 어려움이 있다. 뿐만 아니라, 플래시 메모리 셀의 채널 폭(Channel Width)과 같은 활성(Active) 영역의 임계 치수(Critical Dimension; CD)를 충분하게 줄이기 위해서는 고도화된 리소그라피(Lithography) 공정이 요구되는데, 이를 실현하기 위해서는 고가의 장비가 필요하기 때문에 원가 상승의 원인이 되고 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하고 소자 분리 영역에 트랜치를 형성한 후 수소 분위기의 어닐링 공정을 통해 트랜치의 모서리 부분을 둥글게 형성함으로써 트랜치의 모서리를 라운딩 처리하는 과정에서 터널 산화막의 가장자리 부분이 얇아지는 것을 방지하고, 터널 산화막 상부에 실리콘층을형성한 후 SPG(Solid Phase Growth) 어닐링을 실시하여 터널 산화막 상부의 그레인 바운더리(Grain boundary) 수를 최소화함으로써 누설 전류가 전계가 집중되는 것을 방지하여 소자의 전기적 특성 및 공정의 신뢰성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1m은 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 패드 산화막
102 : 터널 산화막 103 : 제1 실리콘층
104 : 패드 질화막 105 : 트랜치
105a : 트랜치 상부 및 저면 모서리
106 : 산화막 107 : 고밀도 플라즈마 산화막
108 : 소자 분리막 109 : 제2 실리콘층
110 : 캡핑 질화막 111 : 스페이서 질화막
112 : 플로팅 게이트 113 : 유전체막
114 : 콘트롤 게이트용 실리콘층 115 : 실리사이드층
본 발명에 따른 플래시 메모리 셀의 제조 방법은 기판 상에 터널 산화막 및 제1 실리콘층을 순차적으로 형성하는 단계와, 제1 실리콘층의 그레인 사이즈가 커지도록 SPG 어닐링을 실시하여 터널 산화막 상부의 그레인 바운더리 수를 최소화하는 단계와, 제1 실리콘층 상부에 패드 질화막을 형성한 후 식각 공정을 통해 기판의 소자 분리 영역을 노출시키는 단계와, 소자 분리 영역에 트랜치를 형성하는 단계와, 급속 열처리 공정으로 어닐링을 실시하여 트랜치를 상부 및 저면 모서리를 둥글게 형성하는 단계와, 식각 공정에 의해 형성된 패턴 사이의 공간 및 트랜치를 절연 물질층으로 매립하여 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하는 단계와, 가장 자리가 소자 분리막과 중첩되는 제2 실리콘층을 제1 실리콘층 상에 형성하는 단계와, 전체 상부에 유전체막, 콘트롤 게이트용 실리콘층 및 실리사이드층을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정 및 자기 정렬 식각 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1m은 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 표면에 결정결함이 발생되는 것을 억제하고 표면 처리를 실시하기 위하여 희생 산화막 역할을 하는 패드 산화막(101)을 형성한다. 이때, 패드 산화막(101)은 50 내지 70Å의 두께로 형성하며, 750 내지 800℃의 온도 범위에서 건식 산화 방법이나 습식 산화 방법으로 형성한다.
이후, 반도체 기판에 형성될 소자(예를 들면, 트랜지스터이나 플래시 메모리 셀)의 문턱 전압을 조절하거나 웰(도시되지 않음)을 형성하기 위한 이온 주입 공정을 실시한다. 이때, 이온 주입 공정은 패드 산화막(101)을 스크린 산화막으로 이용하여 실시한다.
한편, 패드 산화막(101)을 형성하기 전에 세정 공정을 실시할 수 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.
도 1b를 참조하면, 패드 산화막(도 1a의 101)을 제거한 후 반도체 기판(100)의 전체 상부에 터널 산화막(102) 및 제1 실리콘층(103)을 순차적으로 형성한다.
패드 산화막(도 1a의 101)은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용한 세정 공정으로 제거한다. 한편, 터널 산화막(102)은 750 내지 800℃의 온도에서 습식 산화 공정으로 형성한 후 900 내지 910℃의 온도에서 질소 분위기로 20 내지 30분간 어닐링을 실시하여 반도체 기판(100)과 터널 산화막(102)의 계면 결함 밀도를 최소화한다. 제1 실리콘층(103)은 언도프트(Undoped) 비정질 실리콘층으로 형성하며, Si2H6를 소오스 가스로 이용하여 LP-CVD(Low Pressure Chemical Vapor Deposition)법으로 형성한다. 또한, 제1 실리콘층(103)의 핵형성 비율(Nucleation rate)을 최소화하기 위하여 450 내지 500℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건에서 제1 실리콘층(103)을 형성하며, 250 내지 500Å의 두께로 형성한다. 제1 실리콘층(103)을 형성한 후에는 제1 실리콘층(103)의 그레인 사이즈(Grain size)의 극대화를 시키기 위하여 620 내지 670℃의 온도에서 질소(N2) 가스 분위기로 SPG(Solid Phase Growth) 어닐링을 실시한다. 이때, SPG 어닐링은 10 내지 15liter의 질소 가스를 공급하면서, 3 내지 5시간 동안 실시한다. 이로 인하여, 터널 산화막(102)과 제1 실리콘층(103) 계면의 그레인 바운더리 밀도(Grain boundary density)가 최소화된다.
도 1c를 참조하면, 제1 실리콘층(103) 상부에 패드 질화막(104)을 형성한다.패드 질화막(104)은 LP-CVD법을 이용하여 900 내지 1500Å의 두께로 형성한다.
도 1d를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 패드 질화막(104), 제1 실리콘층(103) 및 터널 산화막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이로써, 반도체 기판(100)의 소자 분리 영역을 노출시키는 터널 산화막(102), 제1 실리콘층(103) 및 패드 질화막(104)이 적층 구조로 형성된다.
이후, 노출된 소자 분리 영역의 반도체 기판(100)을 소정 깊이까지 식각하여 트랜치(105)를 형성한다. 이때, 트랜치(105)는 측벽이 75 내지 85°의 경사각을 갖도록 형성한다.
도 1e를 참조하면, 수소(Hydrogen)를 이용한 급속 열처리(Rapid Thermal Process or Fast Thermal Process; RTP or FTP) 어닐링을 실시한다. 수소를 이용한 급속 열처리 어닐링을 실시하면 실리콘 원자 이동(Si atomic migration) 현상에 의해 트랜치의 측벽 및 저면 모서리(105a)가 둥글게 형성된다. 수소를 이용한 급속 열처리 어닐링은 600 내지 1050℃의 온도와 50 내지 380Torr의 낮은 압력에서 100 내지 2000sccm의 수소를 공급하면서 1 내지 10분 동안 실시한다.
도 1f를 참조하면, 트랜치(105)의 측벽 및 저면을 포함한 전체 상부에 산화막(106)을 형성한다. 산화막(106)은 터널 산화막(102)의 가장 자리가 후속 공정에 의해 손상되는 것을 방지하기 위하여 형성한다. 이러한 산화막(106)은 DCS(SiH2Cl2)를 소오스로 하는 HTO(Hot Temperature Oxide) 박막으로 형성하며, 800 내지 830℃의 온도와 0.1 내지 1Torr의 압력이 유지된 챔버에서 LP-CVD법을 이용하여 100 내지 150Å의 두께로 형성한다. 산화막(106)을 형성한 후에는 질소 분위기에서 어닐링을 실시하여 산화막(106)의 막질이 치밀해지도록 한다. 이러한 질소 분위기의 어닐링은 1000 내지 1100℃의 온도에서 20 내지 30분 동안 실시한다.
한편, 산화막(106)을 형성하기 전에 트랜치(105)의 측벽 및 저면에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 실시할 수 있다. 또한, 세정 공정 시 터널 산화막(102)의 노출된 가장 자리 부분을 원하는 만큼 제거하여 플래시 메모리 셀의 채널 폭(Channel Width)을 줄이거나 최소화할 수도 있다. 이러한 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.
도 1g를 참조하면, 터널 산화막(102), 제1 실리콘층(103) 및 패드 질화막(104) 사이의 공간과 트랜치(105)가 완전히 매립되도록 전체 상부에 절연 물질층을 형성한다. 이때, 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화막(107)으로 형성하며, 4000 내지 10000Å의 두께로 형성한다.
고밀도 플라즈마 산화막(107)을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(104) 상부의 고밀도 플라즈마 산화막을 제거한다. 이때, 고밀도 플라즈마 산화막뿐만 아니라, 패드 질화막(104) 상부의 산화막(105)과 패드질화막(104)의 일부를 제거하여 패드 질화막(104)이 목표 두께만큼만 잔류하도록 화학적 기계적 연마를 실시한다. 이로써, 산화막(106)과 고밀도 플라즈마 산화막(107)으로 이루어진 소자 분리막(108)이 형성된다. 한편, 잔류하는 패드 질화막(104)의 두께에 의해 후속 공정에서 패드 질화막(104)이 완전히 제거된 후 돌출되는 소자 분리막(108)의 높이가 결정되며, 돌출된 소자 분리막(108)의 높이에 의해 제1 실리콘층(103) 및 소자 분리막(108) 상부에 형성될 제2 실리콘층(도시되지 않음)의 형태뿐만 아니라 표면적이 결정되므로, 이를 감안하여 패드 질화막(104)을 적절한 두께로 잔류시킨다.
도 1h를 참조하면, 패드 질화막(도 1g의 104)을 제거한 후 패드 질화막이 제거되면서 노출된 산화막을 제거하여 고밀도 플라즈마 산화막(107)만이 노출되도록 한 다음 전체 상부에 제2 실리콘층(109)을 형성한다.
패드 질화막은 인산(H3PO4)을 이용하여 제거한다. 제2 실리콘층(109)은 550 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4및 Si2H6중 어느 하나와 PH3가스를 이용한 LP-CVD법으로 인(P)이 도핑된 폴리실리콘층(Doped poly-Si)으로 형성한다. 제2 실리콘층(109)은 소자 분리막(108)의 상부뿐만 아니라 소자 분리막(108) 사이의 제1 실리콘층(103) 상부에도 형성되므로, 커플링 비(Coupling ratio)를 최대화할 수 있는 범위 내에서 요철화 형태로 400 내지 1000Å의 두께로 형성한다.
한편, 제2 실리콘층(109)을 형성하기 전에 패드 질화막(도 1g의 104)을 제거한 후 노출된 제1 실리콘층(103) 표면의 자연 산화막을 제거하고 제1 및 제2 실리콘층(103 및 109)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 제2 실리콘층(109)을 증착하기까지의 딜레이(Delay) 시간을 2시간 이내로 한다.
도 1i를 참조하면, 제2 실리콘층(109) 상부에 캡핑 질화막(110)을 형성한다. 이후 플로팅 게이트 마스크를 이용한 식각 공정으로 소자 분리막(108) 상부의 소정 영역의 캡핑 질화막(110)을 제거하여, 하부의 제2 실리콘층(109)을 노출시킨다.
도 1j를 참조하면, 전체 상부에 스페이서용 질화막(도시되지 않음)을 형성한 후 블랭킷 식각 공정으로 캡핑 질화막(110)의 측벽에만 스페이서용 질화막을 잔류시켜 캡핑 질화막(110)의 측벽에 스페이서 질화막(111)을 형성한다. 스페이서 질화막(111)이 형성됨으로 인하여, 제2 실리콘층(109)의 노출 영역은 보다 더 좁아진다.
도 1k를 참조하면, 캡핑 질화막(110) 및 스페이서 질화막(111)을 식각 마스크로 이용한 식각 공정으로 제2 실리콘층(109)의 노출된 영역을 제거한다. 제2 실리콘층(109)이 식각되면서 제2 실리콘층(109) 하부의 소자 분리막(108)의 일부가 노출된다. 이로써, 식각 장비가 허용하는 디자인 룰보다 더 작은 0.1um이하의 간격으로 제2 실리콘층(109)을 분리시킬 수 있으며, 콘트롤 게이트로 사용되는 실리사이드층(도시되지 않음) 증착 시 심(Seam)이 형성되는 것을 방지할 수 있을 정도로 충분히 작은 스페이스를 가지는 셀을 구현할 수 있다.
도 1l을 참조하면, 캡핑 질화막(도 1k의 110) 및 스페이서 질화막(도 1k의 111)을 제거한다. 캡핑 질화막 및 스페이서 질화막은 인산(H3PO4)을 이용하여 제거한다. 이로써, 제1 및 제2 실리콘층(103 및 109)으로 이루어진 플로팅 게이트(112)가 형성된다.
도 1m을 참조하면, 캡핑 질화막(도 1k의 110) 및 스페이서 질화막(도 1k의 111)을 제거한 후 HF나 BOE를 이용한 세정 공정으로 제2 실리콘층(109)의 노출된 표면에 형성된 자연 산화막을 제거한다. 이때, 제2 실리콘층(109) 사이에 노출된 고밀도 플라즈마 산화막(107)을 일부 제거할 수도 있다. 이후, 유전체막(113), 콘트롤 게이트용 실리콘층(114) 및 실리사이드층(115)을 순차적으로 형성한다.
유전체막(113)은 SiO2/Si3N4/SiO2가 순차적으로 적층된 ONO 구조로 형성할 수 있다. 이때, SiO2막은 내압 특성과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스 가스로 사용하여 형성한 HTO(Hot Temperature Oxide)막을 35 내지 60Å의 두께로 형성하며, 600 내지 700℃의 로딩온도에서 반도체 기판을 챔버로 장착한 후 0.1 내지 3Torr의 낮은 압력과 810 내지 850℃의 온도에서 LP-CVD법으로 형성한다. 한편, Si3N4막은 50 내지 65Å의 두께로 형성하며, NH3및 DCS 가스를 이용하여 1 내지 3Torr의 압력과 650 내지 800℃의 온도에서 LP-CVD법으로 형성한다.
상기와 같이, 유전체막(113)을 ONO 구조로 형성한 경우에는 유전체막(113)을형성한 후에 각각의 막질과 계면특성을 향상시키기 위하여 750 내지 800℃의 온도에서 습식 산화 방식으로 스팀(Steam) 어닐링을 실시한다. 이때, ONO 구조의 유전체막(113)을 형성하는 공정은 소자의 특성에 부합되는 두께로 각각의 막을 형성하며, 스팀 어닐링과 함께 시간 지연 없이 실시하여 자연 산화막의 발생이나 불순물에 의한 오염으로 인하여 소자의 특성이 저하되는 것을 방지한다.
콘트롤 게이트용 실리콘층(114)은 510 내지 500℃의 온도와 0.1 내지 3Torr의 압력에서 비정질 실리콘층으로 형성한다. 한편, 콘트롤 게이트용 실리콘층(114) 상부에 실리사이드층(115)을 형성하는 과정에서 유전체막(113)에 치환고용되어 산화막의 두께 증가를 유발할 수 있는 불소(Fluorine; F)의 확산을 방지하고, 실리사이드층(115)에 포함된 텅스텐(W) 성분과 콘트롤 게이트용 실리콘층(114)에 포함된 인(P) 성분이 반응에 하여 콘트롤 게이트용 실리콘층(114) 및 실리사이드층(115)의 계면에 형성된 WPx 층에 의하여 실리사이드층(115)이 부풀어 오르는(Blowing-up) 것을 방지하기 위하여, 콘트롤 게이트용 실리콘층(114)을 도프트(Doped) 실리콘층과 언도프트(Undoped) 실리콘층이 적층된 구조로 형성할 수도 있다. 이러한, 적층 구조의 콘트롤 게이트용 실리콘층(114)은 초기에 SiH4및 Si2H6중 어느 하나와 PH3가스를 동시에 공급하면서 도프트 실리콘층을 형성하다가 도프트 실리콘층이 목표 두께로 형성되면 PH3가스의 공급을 차단하여 도프트 실리콘층 상부에 언도프트 실리콘층을 연속적으로 형성되도록 하는 방법을 통해 형성할 수 있다. 이때, 도프트 실리콘층과 언도프트 실리콘층은 두께가 1:2 내지 6:1의 비율이 되도록 형성하며,제2 실리콘층(109) 사이의 공간이 충분히 매립되면서 상부에 형성되는 실리사이드층(115)에 심(Seam)이 발생되는 것을 방지하기 위하여 500 내지 1000Å의 두께로 형성한다.
실리사이드층(115)은 불소 함유와 후속 어닐링 공정에 의한 스트레스가 적고 접착 강도가 우수한 MS(SiH4) 및 DCS(SiH2Cl2) 중 어느 하나와 WF6을 공급한 후 300 내지 500℃의 온도에서 이들을 반응시켜 우수한 스텝커비지를 가지며 면저항(Rs)이 작은 텅스텐 실리사이드층으로 형성한다. 이때, 텅스텐 실리사이드층은 화학적 양론비가 2.0 내지 2.8이 되도록 성장시킨다.
이후, 도면에는 도시되어 있지 않지만, 실리사이드층(115) 상부에 SiOxNy 또는 Si3N4로 이루어진 반사 방지막(도시되지 않음)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 반사 방지막, 실리사이드층(115), 콘트롤 게이트용 실리콘층(114) 및 유전체막(113)을 패터닝하여 콘트롤 게이트를 형성한다. 이후, 패터닝된 반사 방지막을 이용한 자기 정렬 식각 공정으로 제2 및 제1 실리콘층(109 및 103)을 패터닝한다. 이로써, 플래시 메모리 셀이 제조된다.
본 발명은 상기에서 서술한 플래시 메모리 셀의 제조 방법을 통해 다음과 같은 효과를 얻을 수 있다.
첫째, 문턱 전압 조절용 이온 주입 시 패드 산화막을 스크린 산화막으로 이용함으로서, 공정 단계의 수를 줄일 수 있다.
둘째, 터널 산화막 상부에 형성된 플로팅 게이트용 실리콘층의 그레인 바운더리 수를 최소화함으로써 누설 전류 특성이 향상된다.
셋째, 트랜치를 형성한 후 수소 어닐링을 통해 트랜치의 모서리를 둥글게 형성함으로써 트랜치의 라운딩 공정을 보다 용이하게 실시할 수 있으며, 세정 공정을 통해 목표 임계 치수 만큼의 액티브 영역을 확보할 수 있어 터널 산화막의 가장 자리가 얇아지는 것을 방지하면서 데이터 저장 불량(Retention fail)이나 급속 소거(Fast erase)에 대한 전기적 특성을 향상시킬 수 있다.
넷째, 터날 산화막의 가장 자지를 산화막으로 보호하여 후속 공정에 의해 터널 산화막의 가장 자리가 손상되는 것을 방지함으로써, 채널 영역 내에서의 균일한 터널 산화막을 유지할 수 있어 소자의 특성을 향상시킬 수 있다.
다섯째, 소자 분리막의 높이를 자유롭게 조절할 수 있으며, 이에 따라 플로팅 게이트의 표면적을 증가시킬 수 있어 커플링 비를 증가시킬 수 있다.
여섯째, 복잡한 공정 및 고가의 식각 장비 없이도 적은 비용으로 고집적 소자를 제조할 수 있으며, 동시에 공정을 신뢰성을 향상시킬 수 있다.
Claims (11)
- 기판 상에 터널 산화막 및 제1 실리콘층을 순차적으로 형성하는 단계;상기 제1 실리콘층의 그레인 사이즈가 커지도록 SPG 어닐링을 실시하여 상기 터널 산화막 상부의 그레인 바운더리 수를 최소화하는 단계;상기 제1 실리콘층 상부에 패드 질화막을 형성한 후 식각 공정을 통해 상기 기판의 소자 분리 영역을 노출시키는 단계;상기 소자 분리 영역에 트랜치를 형성하는 단계;급속 열처리 공정으로 어닐링을 실시하여 상기 트랜치를 상부 및 저면 모서리를 둥글게 형성하는 단계;상기 식각 공정에 의해 형성된 패턴 사이의 공간 및 상기 트랜치를 절연 물질층으로 매립하여 소자 분리막을 형성하는 단계;상기 패드 질화막을 제거하는 단계;가장 자리가 상기 소자 분리막과 중첩되는 제2 실리콘층을 상기 제1 실리콘층 상에 형성하는 단계; 및전체 상부에 유전체막, 콘트롤 게이트용 실리콘층 및 실리사이드층을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정 및 자기 정렬 식각 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제1 실리콘층은 0.1 내지 3Torr의 압력과 450 내지 500℃의 온도에서 Si2H6를 소오스 가스로 이용한 LP-CVD법을 통해 250 내지 500Å 두께의 언도프트 비정질 실리콘층으로 형성되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 SPG 어닐링은 620 내지 670℃의 온도에서 질소 가스 분위기로 3 내지 5시간 동안 실시되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 질소 가스의 공급량은 10 내지 15liter인 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 어닐링은 600 내지 1050℃의 온도와 50 내지 380Torr의 낮은 압력에서100 내지 2000sccm의 수소를 공급하면서 1 내지 10분 동안 실시하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 어닐링을 실시한 후 상기 트랜치를 매립하기 전에 세정 공정을 실시하여 상기 터널 산화막의 노출된 가장 자리를 목표 두께만큼 식각하여 채널 폭을 조절하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 6 항에 있어서,상기 세정 공정을 실시한 후에 상기 트랜치의 측벽 및 저면을 포함한 전체 상부에 SiH2Cl2를 소오스로 이용하여 형성한 HTO 박막을 형성하고 질소 가스 분위기에서 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제2 실리콘층을 형성하는 단계는,전체 상부에 제2 실리콘층 및 캡핑 질화막을 순차적으로 형성하는 단계;상기 소자 분리막 상부의 상기 제2 실리콘층이 노출되도록 상기 캡핑 질화막을 패터닝하는 단계;노출된 상기 제2 실리콘층 상부의 상기 캡핑 질화막 측벽에 스페이서 질화막을 형성하는 단계;노출된 영역의 상기 제2 실리콘층을 제거하여 상기 소자 분리막이 노출되면서 가장 자리가 상기 소자 분리막과 중첩되는 제2 실리콘층이 형성되는 단계;상기 스페이서 질화막 및 상기 캡핑 질화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제1 실리콘층은 언도프트 비정질 실리콘층이며, 상기 제2 실리콘층은 도프트 비정질 실리콘층인 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트용 실리콘층은 초기에 SiH4및 Si2H6중 어느 하나와 PH3가스를 동시에 공급하면서 도프트 실리콘층을 형성하다가 도프트 실리콘층이 목표 두께로 형성되면 PH3가스의 공급을 차단하여 도프트 실리콘층 상부에 언도프트 실리콘층을 연속적으로 형성되도록 하는 방법을 통해 도프트 실리콘층과 언도프트 실리콘층이 적층된 구조로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 10 항에 있어서,상기 도프트 실리콘층 및 상기 언도프트 실리콘층은 두께가 1:2 내지 6:1의 비율이 되도록 형성되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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