KR100550779B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층을 도프트 폴리실리콘층과 언도프트 폴리실리콘층의 적층 구조로 형성함으로써, 유전체막을 형성하는 과정이나 다른 후속 공정에서 폴리실리콘층과 유전체막의 계면에서 폴리실리콘층이 산화되는 것을 방지할 수 있다.
또한, 유전체막을 형성하기 전에 플로팅 게이트용 폴리실리콘층의 표면을 지질화처리함으로써, 폴리실리콘층의 산화 저항성을 보다 더 증가시킬 수 있다.
이로써, 본 발명은 폴리실리콘층과 유전체막의 계면 특성을 향상시키고, 유전체막의 가장자리가 두꺼워지는 것을 방지하면서 유전체막의 막질을 향상시킬 수 있다.
플래시 메모리 셀, 표면 산화, 어닐링, 계면 특성, 산화 방지

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}

도 1a 내지 도 1m은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

101 : 반도체 기판 102 : 스크린 산화막

103 : 터널 산화막 104 : 제1 실리콘층

105 : 패드 질화막 106 : 트렌치

106a ; 트렌치 상부 및 저면 모서리

107 ; 라이너 산화막 108 : 절연 물질

109 : 소자 분리막 110a : 도프트 실리콘층

110b : 언도프트 실리콘층 110 : 제2 실리콘층

111 : 개구부 112 : 산화 방지막

113 : 유전체막 114 : 제3 실리콘층

115 : 실리사이드층 116 : 콘트롤 게이트

117 : 플로팅 게이트

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트와 유전체막의 계면 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.

최근 DATA Flash 소자를 구현함에 있어서, SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있는데, 그 방법을 간단하게 설명하면 다음과 같다. 먼저, 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성한 후, 소자 분리 영역의 패드 질화막, 제1 폴리실리콘층 및 터널 산화막을 식각하고, 반도체 기판까지 식각하여 트렌치를 형성한다. 이어서, 트렌치를 절연 물질로 매립하여 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성한다.

이후에는, 전체 구조 상에 불순물이 도핑된 제2 폴리실리콘층을 형성하고 소자 분리막 상부의 제2 폴리실리콘층 일부를 식각한다. 계속해서, 제2 폴리실리콘층을 포함한 전체 구조 상에 ONO 유전체막, 제3 폴리실리콘층 및 실리사이드층을 순차적으로 형성한 후, 콘트롤 게이트 마스크를 이용한 식각 공정으로 패터닝을 실시 한다. 이로써, 제1 및 제2 폴리실리콘층을 이루어진 플로팅 게이트가 형성되고, 제3 폴리실리콘층으로 이루어진 콘트롤 게이트가 형성되면서 플래쉬 메모리 셀이 제조된다.

상기에서, ONO 유전체막은 제1 산화막/질화막/제2 산화막의 적층 구조로 형성되며, 산화막은 DCS-HTO로 형성된다. 이때, 제1 산화막을 형성하기 위하여 반도체 기판을 고온의 보우트(Boat)로 로딩(Loading)하는 과정에서 제2 폴리실리콘층의 계면에 불균일한 산화막이 형성된다. 한편, ONO 유전체막을 형성한 후에는, 유전막의 밀도(Density) 및 핀-홀(Pin-hole)과 같은 누설 전류의 발생 원인들을 제거하기 위하여, 750℃이상에서 습식 산화방식으로 고온 어닐링을 실시한다. 이때, 고온의 어닐링 공정에 의해 제1 산화막과 제2 폴리실리콘층의 계면에서 제2 폴리실리콘층이 산화되어 유전체막이 불균일해진다.

또한, 콘트롤 게이트를 형성하기 위하여 제3 폴리실리콘층을 형성한 후 식각 공정이 실시되는데, 식각 공정에 의해 노출된 제3 폴리실리콘층의 측벽에 발생된 식각 스트레스를 완화시키기 위하여, 후속 공정으로 800℃의 고온에서 어닐링 공정을 실시한다. 이때, 어닐링 공정의 효과를 높이기 위하여 제3 폴리실리콘층의 측벽을 소정의 두께만큼 산화시키는데, 이 과정에서 산화막과 폴리실리콘층의 계면에 산화막이 형성된다. 이로 인해, 게이트 안쪽의 유전체막 유효산화막두께(Teff)와 게이트 측벽의 유효산화막두께에 차이가 발생하여 유효산화막두께가 불균일해지는 문제점이 발생된다. 또한, 유전체막이 두꺼워져 유효산화막두께가 증가하고, 이로 인해 충전용량이 감소하게 된다. 더욱이, 이러한 불균일한 산화는 누설 전류의 원 인으로 작용하고 브레이크다운 전압(Breakdown Voltage)을 낮추어 셀 동작에 치명적인 악영향을 미치게 된다.

이에 대하여, 본 발명이 제시하는 플래쉬 메모리 소자의 제조 방법은 플로팅 게이트용 폴리실리콘층을 도프트 폴리실리콘층과 언도프트 폴리실리콘층의 적층 구조로 형성함으로써, 유전체막을 형성하는 과정이나 다른 후속 공정에서 폴리실리콘층과 유전체막의 계면에서 폴리실리콘층이 산화되는 것을 방지할 수 있다.

또한, 유전체막을 형성하기 전에 플로팅 게이트용 폴리실리콘층의 표면을 지질화처리함으로써, 폴리실리콘층의 산화 저항성을 보다 더 증가시킬 수 있다.

이로써, 본 발명은 폴리실리콘층과 유전체막의 계면 특성을 향상시키고, 유전체막의 가장자리가 두꺼워지는 것을 방지하면서 유전체막의 막질을 향상시킬 수 있다.

본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 플로팅 게이트용 실리콘층을 형성하고 유전체막을 형성하기 전에, 실리콘층의 전체 표면에 산화 방지막을 형성한다.

이때, 실리콘층의 하부는 도프트 실리콘층으로 형성되고 상부는 언도프트 실리콘층으로 형성된다.

본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판의 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하는 단계와, 소자 분리 영역에 트렌치를 형성하는 단계와, 전체 상부에 절연 물질층을 형성한 후 패드 질화막 상부의 절연 물질층을 제거하여 트렌치에 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하는 단계와, 전체 상부에 하부는 도프트 실리콘층으로 이루어지고 상부는 언도프트 실리콘층으로 이루어진 제2 실리콘층을 형성하는 단계와, 소자 분리막의 중앙 부분을 노출시키며 가장 자리가 소자 분리막과 중첩되도록 제2 실리콘층을 패터닝하는 단계와, 전체 상부에 유전체막, 제3 실리콘층 및 실리사이드층을 순차적으로 형성하는 단계, 및 콘트롤 게이트 마스크를 이용한 식각 공정으로 실리사이드층 및 제2 실리콘층을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 제1 및 제2 실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함한다.

상기에서, 제1 실리콘층은 언도프트 비정질실리콘층이나 폴리실리콘층으로 형성될 수 있다. 이 경우 제1 실리콘층이 SiH4를 소오스 가스로 형성되며, 450℃ 내지 600℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력 조건에서 LP-CVD법으로 형성될 수 있다.

트렌치를 형성한 후 절연 물질층을 형성하기 전에, 수소 어닐링을 실시하여 트렌치를 상부 및 저면 모서리를 둥글게 형성하는 단계와, 세정 공정을 실시하여 트렌치의 측벽 및 저면에 형성된 자연 산화막을 제거하면서 터널 산화막의 노출된 측면을 목표량만큼 제거하여 채널 폭을 조절하는 단계, 및 터널 산화막의 노출된 측면을 보호하기 위하여 전체 상부에 HTO 박막으로 이루어진 라이너 산화막을 형성하는 단계를 더 포함할 수 있다.

이때, 수소 어닐링은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 낮은 압력에서 급속 열처리 방식으로 실시되며, 100sccm 내지 2000sccm의 수소가 공급된다.

도프트 실리콘층은 480℃ 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 형성될 수 있다.

언도프트 실리콘층은 SiH4 및 Si2H6 중 어느 하나로 형성되며, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력 조건에서 LP-CVD법으로 형성될 수 있다. 그리고, 언도프트 실리콘층은 도프트 실리콘층을 형성하다가 도프트 실리콘층이 목표 두께만큼 형성되면, 동일한 챔버 내에서 진공의 파괴 없이 불순물 도핑을 위한 첨가 가스의 공급만을 차단하는 인-시투 방식으로 형성될 수도 있다.

한편, 도프트 실리콘층이 언도프트 실리콘층보다 4배 내지 9배 두껍게 형성되는 것이 바람직하다.

제2 실리콘층을 패터닝하는 단계는, 전체 상부에 캡핑 질화막을 순차적으로 형성하는 단계와, 소자 분리막 상부의 제2 실리콘층이 노출되도록 캡핑 질화막을 패터닝하는 단계와, 노출된 제2 실리콘층 상부의 캡핑 질화막 측벽에 스페이서 질화막을 형성하는 단계와, 노출된 영역의 제2 실리콘층을 제거하는 단계와, 스페이서 질화막 및 캡핑 질화막을 제거하는 단계를 포함한다.

산화 방지막은 질화물 계열의 물질로 형성될 수 있으며, 제2 실리콘층의 표면을 질화처리하는 방식으로 형성될 수도 있다.

질화 처리는 제2 실리콘층을 형성한 후, 인-시투 또는 익스-시투로 NH3 분위기 또는 N2/H2 분위기에서 200℃ 내지 500℃로 1분 내지 10분 동안 플라즈마(Plasma)를 이용하여 제2 실리콘층의 표면을 질화시키는 방식으로 실시할 수 있다.

질화 처리는 급속 열공정을 이용하여 NH3 분위기에서 700℃ 내지 900℃로 어닐링을 실시하는 방식으로 실시할 수도 있다.

질화 처리는 NH3 분위기의 전기로에서 550℃ 내지 800℃로 실시할 수도 있다.

유전체막을 형성하기 위하여 반도체 기판을 보우트로 로딩 시 보우트 로딩 온도가 상온 내지 300℃로 설정되는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.

도 1a 내지 도 1m은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.

도 1a를 참조하면, 반도체 기판(101)의 표면에 스크린 산화막(102)을 형성한 후 반도체 기판에 형성될 소자(예를 들면, 트랜지스터이나 플래시 메모리 셀)의 문턱 전압을 조절하거나 웰(도시되지 않음)을 형성하기 위한 이온 주입 공정을 실시한다.

스크린 산화막(102)은 50Å 내지 70Å의 두께로 형성하며, 750℃ 내지 800℃의 온도 범위에서 건식 산화 방법이나 습식 산화 방법으로 형성한다.

한편, 스크린 산화막(102)을 형성하기 전에 세정 공정을 실시할 수 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(Diluted HF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.

도 1b를 참조하면, 스크린 산화막(도 1a의 102)을 제거한 후 반도체 기판(101)의 전체 상부에 터널 산화막(103) 및 제1 실리콘층(104)을 순차적으로 형성한다.

상기에서, 스크린 산화막(도 1a의 102)은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용한 세정 공정으로 제거한다.

한편, 터널 산화막(103)은 750℃ 내지 800℃의 온도에서 습식 산화 공정으로 형성한 후 900℃ 내지 910℃의 온도에서 질소 분위기로 20분 내지 30분간 어닐링을 실시하여 반도체 기판(101)과 터널 산화막(103)의 계면 결함 밀도를 최소화한다. 제1 실리콘층(104)은 언도프트(Undoped) 비정질실리콘층이나 폴리실리콘층으로 형성하며, SiH4를 소오스 가스로 이용하여 450℃ 내지 600℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition)법으로 형성하며, 250Å 내지 500Å의 두께로 형성한다.

도 1c를 참조하면, 제1 실리콘층(104) 상부에 패드 질화막(105)을 형성한다. 패드 질화막(105)은 LP-CVD법을 이용하여 900Å 내지 1500Å의 두께로 형성한다.

도 1d를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 패드 질화막(105), 제1 실리콘층(104) 및 터널 산화막(103)을 순차적으로 식각하여 반도체 기판(101)이 소자 분리 영역을 노출시킨다. 이로써, 반도체 기판(101)의 소자 분리 영역을 노출시키는 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105)이 적층 구조로 형성되면서 플로팅 게이트를 형성하기 위한 제1 실리콘층(104)이 격리된다.

이후, 노출된 소자 분리 영역의 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(106)를 형성한다. 이때, 트렌치(106)는 측벽이 75ㅀ 내지 85ㅀ의 경사각을 갖도록 형성한다.

도 1e를 참조하면, 트렌치의 측벽 및 저면 모서리(106a)가 둥글게 형성하기 위하여 급속 열처리(Rapid Thermal Process or Fast Thermal Process; RTP or FTP) 장비에서 수소(Hydrogen) 어닐링을 실시한다. 수소 어닐링을 실시하면 실리콘 원자 이동(Si atomic migration) 현상에 의해 트렌치의 측벽 및 저면 모서리(106a)가 둥글게 형성된다.

수소를 이용한 급속 열처리 어닐링은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 낮은 압력에서 100sccm 내지 2000sccm의 수소를 공급하면서 1분 내지 10분 동안 실시한다.

도 1f를 참조하면, 트렌치(106)의 측벽 및 저면을 포함한 전체 상부에 라이너 산화막(Liner oxide; 107)을 형성한다. 라이너 산화막(107)은 터널 산화막(103) 의 가장 자리가 후속 공정에 의해 손상되는 것을 방지하기 위하여 형성한다. 이러한 라이너 산화막(107)은 DCS(SiH2Cl2)를 소오스로 하는 HTO(Hot Temperature Oxide) 박막으로 형성하며, 800℃ 내지 830℃의 온도와 0.1Torr 내지 1Torr의 압력이 유지된 챔버에서 LP-CVD법을 이용하여 100Å 내지 200Å의 두께로 형성한다. 라이너 산화막(107)을 형성한 후에는 질소 분위기에서 어닐링을 실시하여 산화막(107)의 막질이 치밀해지도록 한다. 이러한 질소 분위기의 어닐링은 1000℃ 내지 1100℃의 온도에서 20분 내지 30분 동안 실시한다.

한편, 라이너 산화막(107)을 형성하기 전에 트렌치(106)의 측벽 및 저면에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 실시할 수 있다. 또한, 세정 공정 시 터널 산화막(103)의 노출된 가장 자리 부분을 원하는 만큼 제거하여 플래시 메모리 셀의 채널 폭(Channel Width)을 줄이거나 최소화할 수도 있다. 이러한 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.

도 1g를 참조하면, 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105) 사이의 공간과 트렌치(도 1f의 106)가 완전히 매립되도록 전체 상부에 절연 물질층(도시되지 않음)을 형성한다. 이때, 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하며, 4000Å 내지 10000Å의 두께로 형성한다.

절연 물질층을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(105) 상부의 절연 물질층을 제거한다. 이때, 절연 물질층뿐만 아니라, 패드 질화막(105) 상부의 라이너 산화막(107)과 패드 질화막(105)의 일부를 제거하여 패드 질화막(105)이 목표 두께만큼만 잔류하도록 화학적 기계적 연마를 실시한다. 이로 인해, 절연 물질층이 트렌치(도 1f의 106)와 트렌치(도 1f의 106) 상부의 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105) 사이의 공간에만 잔류하며, 이로써, 라이너 산화막(106)과 절연 물질(108)로 이루어진 소자 분리막(109)이 형성된다. 즉, 소자 분리막(109)은 라이너 산화막(107)과 고밀도 플라즈마 산화막(108)으로 이루어진다.

한편, 잔류하는 패드 질화막(105)의 두께에 따라 후속 공정에서 패드 질화막(105)이 완전히 제거된 후에 반도체 기판(101)의 표면보다 높게 잔류하는 소자 분리막(109)의 높이가 결정되며, 돌출된 소자 분리막(109)의 높이에 따라 제1 실리콘층(104) 및 소자 분리막(109) 상부에 형성될 제2 실리콘층(도시되지 않음)의 형태뿐만 아니라 표면적이 결정되므로, 이를 감안하여 패드 질화막(105)을 적절한 두께로 잔류시킨다.

도 1h를 참조하면, 패드 질화막(도 1g의 105)을 완전히 제거한다. 이때, 패드 질화막이 제거되면서 노출된 라이너 산화막의 일부가 제거되기도 한다. 이로써, 제1 실리콘층(104)의 표면이 노출된다. 패드 질화막(도 1g의 105)은 인산(H3PO4)을 이용하여 제거한다.

도 1i를 참조하면, 전체 상부에 도프트 실리콘층(110a)을 형성한다.

도프트 실리콘층(110a)은 480℃ 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 인(P)이 도핑된 폴리실리콘층(Doped poly-Si)으로 형성한다. 도프트 실리콘층(110a)은 소자 분리막(109)의 상부뿐만 아니라 소자 분리막(109) 사이의 제1 실리콘층(104) 상부에도 형성되므로, 커플링 비(Coupling ratio)를 최대화할 수 있는 범위 내에서 요철화 형태로 400Å 내지 1000Å의 두께로 형성한다.

한편, 도프트 실리콘층(110a)을 형성하기 전에 패드 질화막(도 1g의 105)을 제거한 후 노출된 제1 실리콘층(104) 표면의 자연 산화막을 제거하고 제1 및 도프트 실리콘층(104 및 110a)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 제2 실리콘층(110a)을 증착하기까지의 딜레이(Delay) 시간을 2시간 이내로 한다.

도 1j를 참조하면, 도프트 실리콘층(110a) 상부에는 언도프트 실리콘층(110b)을 형성한다. 이로써, 도프트 실리콘층(110a)과 언도프트 실리콘층(110b)이 적층된 구조로 이루어진 제2 실리콘층(110)이 형성된다.

상기에서, 언도프트 실리콘층(110b)은 언도프트 비정질실리콘으로 형성한다. 언도프트 실리콘층(110b)은 후속 공정에서 유전체막을 ONO 구조로 형성할 때 ONO 구조의 하부 산화막을 언도프트 실리콘층(110b) 상부에 형성하는 과정에서 N2O 가스에 의해 형성되는 자연 산화막이 불균일하게 성장되는 것을 방지하기 위한 캡핑 실리콘층 역할을 한다. 다시 말하자면, 불순물이 포함된 실리콘보다 불순물이 포함되지 않은 실리콘이 보다 덜 산화된다는 특성을 이용하여, 제2 실리콘층(110)의 상부를 언도프트 실리콘층으로 형성함으로써, 후속 공정으로 유전체막의 하부 산화막을 형성하거나 유전체막을 형성한 후 후속 열공정을 실시하는 과정에서 유전체막과 맞닿는 제2 실리콘층(110)의 상부가 산화되는 것을 방지할 수 있다.

이러한 언도프트 실리콘층(110b)은 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나를 이용하여 LP-CVD법으로 형성할 수 있으며, 제2 실리콘층(110) 두께의 10% 내지 20% 정도의 두께로 형성하는 것이 바람직하다. 예를 들면, 언도프트 실리콘층(110b)을 100Å 내지 300Å의 두께로 형성할 수 있다.

도 1i에서 제1 실리콘층(104) 상부에 도프트 실리콘층(110a)을 형성할 때와 마찬가지로, 언도프트 실리콘층(110b)을 형성하기 전에 도프트 실리콘층(110a) 표면의 자연 산화막을 제거하고 도프트 실리콘층 및 언도프트 실리콘층(110a 및 110b)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 언도프트 실리콘층(110b)을 증착하기까지의 딜레이(Delay) 시간을 2 시간 이내로 한다.

한편, 언도프트 실리콘층(110b)은 도프트 실리콘층(110a)을 형성한 후 인-시투 방식으로 형성할 수 있다. 좀 더 구체적으로 설명하면, 도프트 실리콘층(110a)을 형성하다가 도프트 실리콘층(110a)이 목표 두께만큼 형성되면, 동일한 챔버 내에서 진공의 파괴 없이 불순물 도핑을 위한 첨가 가스(예를 들면, PH3)의 공급만을 차단하여 언도프트 실리콘층(110b)을 형성할 수 있다.

이 경우에는, 도프트 실리콘층(110a)을 형성한 후 실시하는 세정 공정을 생략할 수 있다.

도 1k를 참조하면, 소자 분리막(109)의 가장자리와 중첩되면서 소자 분리막(109) 상부의 중앙 표면이 노출되도록, 소자 분리막(109)의 중앙 상부에 형성된 제2 실리콘층(110)을 제거한다. 이로써, 소자 분리막(109)의 중앙 상부에 개구부(111)가 형성되면서 제2 실리콘층(110)이 소자 분리막(109)의 폭보다 좁은 폭으로 격리된다.

좀 더 상세하게 설명하면, 제2 실리콘층(110) 상부에 캡핑 질화막(도시되지 않음)을 형성한다. 이후 플로팅 게이트 마스크를 이용한 식각 공정으로 소자 분리막(109) 상부의 소정 영역의 캡핑 질화막(도시되지 않음)을 제거하여, 하부의 제2 실리콘층(110)을 노출시킨다. 전체 상부에 스페이서용 질화막(도시되지 않음)을 형성한 후 블랭킷 식각 공정으로 캡핑 질화막(도시되지 않음)의 측벽에만 스페이서용 질화막을 잔류시켜 캡핑 질화막(도시되지 않음)의 측벽에 스페이서 질화막(도시되 지 않음)을 형성한다. 스페이서 질화막(도시되지 않음)이 형성됨으로 인하여, 제2 실리콘층(110)의 노출 영역은 보다 더 좁아진다. 이후, 캡핑 질화막(도시되지 않음) 및 스페이서 질화막(도시되지 않음)을 식각 마스크로 이용한 식각 공정으로 제2 실리콘층(110)의 노출된 영역을 제거한다. 제2 실리콘층(110)이 식각되면서 소자 분리막(109) 상부의 중앙 표면이 노출된다. 이후, 캡핑 질화막(도시되지 않음) 및 스페이서 질화막(도시되지 않음)을 제거한다. 이로써, 식각 장비가 허용하는 디자인 룰보다 더 작은 0.1um이하의 간격으로 제2 실리콘층(110)을 분리시킬 수 있으며, 콘트롤 게이트로 사용되는 실리사이드층(도시되지 않음) 증착 시 심(Seam)이 형성되는 것을 방지할 수 있을 정도로 충분히 작은 스페이스를 가지는 셀을 구현할 수 있다.

도 1l을 참조하면, 제2 실리콘층(110)을 형성한 후, 제2 실리콘층(110) 계면에 저유전 산화막(SiO2)이 형성되는 것을 방지하기 위하여. 제2 실리콘층(110)의 표면에 산화 방지막(112)을 형성하거나, 제2 실리콘층(110)의 표면을 소정의 두께만큼 산화 방지막(112)으로 형성한다. 이때, 산화 방지막(112)은 질화물 계열의 물질로 형성할 수 있으며, 산화 방지막(112)은 다음에서 설명하는 방법으로 형성할 수 있다.

첫 번째로, 제2 실리콘층(110)을 형성한 후, 인-시투(In-situ) 또는 익스-시투(Ex-situ)로 NH3 분위기 또는 N2/H2 분위기에서 200℃ 내지 500℃로 1분 내지 10분 동안 플라즈마(Plasma)를 이용하여 제2 실리콘층(110)의 표면을 질화(Nitridation)시켜 산화 방지막(112)을 형성할 수 있다.

두 번째로, RTP(Rapid Thermal Process)를 이용하여 NH3 분위기에서 700℃ 내지 900℃로 어닐링(Annealing)을 실시하여 산화 방지막(112)을 형성할 수 있다.

세 번째로, 전기로(furnace)를 이용하여 NH3 분위기에서 550℃ 내지 800℃로 제2 실리콘층(110)의 표면을 질화(Nitridation)시켜 산화 방지막(112)을 형성할 수 있다.

한편, 산화 방지막(111)을 형성하기 전에, HF 또는 BOE를 이용한 전처리 세정공정을 먼저 실시하여 제2 실리콘층(110) 표면의 자연산화막을 제거할 수도 있다. 이후, 추가적인 자연 산화막이 형성되는 것을 방지하기 위하여 2시간 이내에 유전체막을 형성하는 것이 바람직하다.

도 1m을 참조하면, 산화 방지막(112)을 포함한 전체 구조 상에 유전체막(113), 콘트롤 게이트용 제3 실리콘층(114) 및 실리사이드층(115)을 순차적으로 형성한다.

상기에서, 유전체막(113)은 하부 산화막(SiO2), 실리콘 질화막(Si3N4) 및 상부 산화막(SiO2)이 순차적으로 적층된 구조인 ONO 구조로 형성할 수 있다. 또한, 실리사이드층(115)은 텅스텐 실리사이드(WSix)층으로 형성할 수 있다.

이때, 유전체막(113)의 하부 및 상부 산화막은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스 가스로 사용하여 형성한 HTO(Hot Temperature Oxide)막으로 형성할 수 있으며, 실리콘 질화막은 650℃ 내지 800℃의 온도와 1 내지 3Torr의 저압에서 DCS(SiH2Cl2)와 NH3 가스를 사용한 LP-CVD법으로 형성한다. 특히, 하부 산화막은 400℃ 내지 700℃에서 증착 장비로 장착한 후 810℃ 내지 850℃의 온도와 0.1 내지 3Torr의 저압에서 LP-CVD법으로 형성한다. 한편, 하부 산화막을 형성하는 과정에서 제2 실리콘층(110a)에 도핑된 불순물이 제3 실리콘층(110b)으로 확산되어 제 3 실리콘층(110b)도 전도성을 갖게된다.

한편, 유전체막의 제1 산화막인 하부 산화막 증착 시 보우트로의 로딩은 고온에서 이워지는데, 이때 대기 중의 O2에 의하여 산화가 발생하게 된다. 따라서, 하부 산화막을 증착하기 위한 보우트 로딩 시 보우트 로딩 온도를 상온 내지 300℃의 낮은 온도로 설정하면 대기 중의 산소에 의한 산화를 억제할 수 있다. 이러한 조치는 플로팅 게이트용 제2 실리콘층(110)의 산화를 보다 더 억제할 수 있다. 따라서, 셀의 전기적 특성을 보다 더 향상시킬 수 있다.

유전체막(113)을 ONO 구조로 형성한 후에는 막간의 계면 특성을 향상시키기 위하여 750℃ 내지 800℃의 온도에서 습식 산화 방식으로 스팀 어닐(Steam anneal)을 실시할 수도 있다. 한편, 유전체막(113)의 하부 산화막, 실리콘 질화막 및 상부 산화막은 소자 특성에 부합되는 두께로 증착하되 각각의 공정을 시간 지연없이(No time delay) 진행하여 자연 산화막이나 불순물에 의해 오염되는 것을 방지한다. 이때, 바람직하게는 하부 산화막을 35Å 내지 60Å의 두께로 형성하고, 실리콘 질화 막을 50Å 내지 65Å의 두께로 형성하며, 상부 산화막을 35Å 내지 60Å의 두께로 형성한다. 또한, 스팀 어닐링은 Si w/f(Monitoring wafer) 기준으로 산화 목표 두께가 150Å 내지 300Å이 되도록 실시한다.

콘트롤 게이트용 제4 실리콘층(114)은 560℃ 내지 620℃의 온도와 0.1Torr 내지 3Torr의 압력에서 500Å 내지 1000Å 두께의 도프트 폴리실리콘층으로 형성한다. 실리사이드층(115)은 접착 강도가 우수한 MS(SiH4) 및 DCS(SiH2Cl2) 중 어느 하나와 WF6을 공급한 후 300℃ 내지 500℃의 온도에서 이들을 반응시켜 불소를 함유하면서 후속 어닐링 공정에 의한 스트레스가 적고 우수한 스텝 커버리지를 가지며 면저항(Rs)이 작은 텅스텐 실리사이드층으로 형성한다. 이때, 텅스텐 실리사이드층(115)은 화학적 양론비가 2.0 내지 2.8이 되도록 성장시킨다.

이후, 도면에는 도시되어 있지 않지만, 실리사이드층(115) 상부에 SiOxNy 또는 Si3N4로 이루어진 반사 방지막(도시되지 않음)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 반사 방지막, 실리사이드층(115), 제4 실리콘층(114) 및 유전체막(113)을 패터닝하여 제4 실리콘층(114)과 실리사이드층(115)으로 이루어진 콘트롤 게이트(116)를 형성한다. 이후, 패터닝된 반사 방지막을 이용한 자기 정렬 식각 공정으로 제1 및 제2 실리콘층(104 및 110)을 패터닝하여 제1 및 제2 실리콘층(104 및 110)으로 이루어진 플로팅 게이트(117)를 형성한다. 이로써, 플래시 메모리 셀이 제조된다.

상술한 바와 같이, 본 발명은 다음과 같은 효과를 얻을 수 있다.

1. 패드 산화공정(Pad oxidation), 측벽 희생 산화공정(Wall SAC oxidation), 측벽 산화공정(wall oxidation) 공정 등을 생략할 수 있어 공정 단계를 감소시키고, 원가를 절감할 수 있다.

2. 수소 어닐링(Hydrogen anneal) 공정으로 트렌치의 상부 모서리를 둥글게 라운딩 처리함으로서, 보다 용이하게 라운딩 처리를 실시할 수 있다.

3. 측벽 산화공정(Side wall oxidation)에 의하여, 트렌치 상부 모서리에서 산화막이 원하는 두께보다 얇게 증착되는 현상을 방지할 수 있으며, 라이너 산화막 증착 전에 실시하는 전처리 세정공정을 통하여 원하는 임계치수(Critical Dimension) 만큼의 활성(Active) 영역을 확보할 수 있어 소자의 리텐션 불량(Retention fail)이나 빠른 소거(Fast erase)와 같은 문제점을 개선하여 신뢰성을 확보할 수 있다.

4. 추가적인 터널 산화막의 손상을 방지하여 채널 영역 내에서의 균일(Uniform)한 터널 산화막을 유지할 수 있어 소자 특성개선에 도움이 된다.

5. 폴리팅 게이트용 제2 실리콘층 형성 시 인-시투(In-situ) 방식을 적용하여 상부를 언도프트 실리콘층으로 형성함으로써, 추가 공정없이도 도프트 실리콘층보다 산화 저항성이 우수한 실리콘층을 형성할 수 있다.

6. ONO 유전체 박막의 첫 번째 박막인 제1 산화막(DCS-HTO) 증착 전에, 플로 팅 게이트용 제2 실리콘층의 전체 표면에 산화방지막을 형성함으로써, 제1 산화막을 형성하기 위하여 고온의 보우트로 로딩(Boat loading)되는 과정에서도 제2 실리콘층의 표면이 산화되는 것을 방지할 수 있다.

7. 산화 방지막을 형성함으로써, 유전체막을 형성한 후 막질을 치밀화하거나 유전체막에 존재하는 핀-홀(Pin-Hole)등을 제거하고 유전상수를 높이기 위하여 실시하는 750℃이상의 고온 습식 어닐링 공정 시 제2 실리콘층이 산화되는 것을 방지할 수 있다. 또한, 게이트 패터닝 후, 게이트 측벽에 발생된 손상이나 스트레스를 완화하기 위하여 실시하는 750℃ 이상의 고온 건식 어닐링 공정 시에도 제2 실리콘층과 유전체막의 계면에서 산화가 진행되는 것을 방지하고, 유효산화막 두께의 증가를 방지할 수 있다.

8. 플로팅 게이트용 제2 실리콘층의 불균일한 산화는 유전상수 값을 낮출 뿐만 아니라 국부적인 산화로 인하여 취약 포인트가 발생하게 되고, 이러한 취약 포인트는 누설전류(Leakage current)의 원인이 되며 항복전압(Breakout Voltage)을 저하시키는데, 산화방지막으로 이러한 문제점을 해결함으로써 셀의 전기적 특성이 저하되는 것을 방지할 수 있다.

9. 이상과 같은 공정이외에 앞에서 언급한 것처럼 유전체막의 제1 산화막 증착 시 보우트로의 로딩은 고온에서 이워지는데, 이때 대기 중의 O2에 의하여 산화가 발생하게 된다. 따라서, ONO-1 증착시의 보우트 로딩 온도를 300℃이하로 낮추면 대기 중의 산소에 의한 산화를 억제할 수 있다. 이러한 조치는 플로팅 게이트용 제2 실리콘층의 산화를 보다 더 억제할 수 있다. 따라서, 셀의 전기적 특성을 보다 더 향상시킬 수 있다.

10. 복잡한 공정/장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 응용/적용 가능하여 낮은 비용(low cost)과 높은 신뢰성(high reliability)을 가지는 소자 형성이 가능하다.

Claims (18)

  1. 플로팅 게이트용 실리콘층을 형성하고 유전체막을 형성하기 전에, 상기 실리콘층의 전체 표면에 산화 방지막을 형성하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘층의 하부는 도프트 실리콘층으로 형성되고 상부는 언도프트 실리콘층으로 형성되는 플래쉬 메모리 소자의 제조 방법.
  3. 반도체 기판의 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하는 단계;
    상기 소자 분리 영역에 트렌치를 형성하는 단계;
    전체 상부에 절연 물질층을 형성한 후 상기 패드 질화막 상부의 절연 물질층을 제거하여 상기 트렌치에 소자 분리막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    전체 상부에 하부는 도프트 실리콘층으로 이루어지고 상부는 언도프트 실리콘층으로 이루어진 제2 실리콘층을 형성하는 단계;
    상기 소자 분리막의 중앙 부분을 노출시키며 가장 자리가 상기 소자 분리막 과 중첩되도록 상기 제2 실리콘층을 패터닝하는 단계;
    상기 제2 실리콘층의 전체 표면에 산화 방지막을 형성하는 단계;
    상기 제2 실리콘층을 포함한 전체 상부에 유전체막, 제3 실리콘층 및 실리사이드층을 순차적으로 형성하는 단계; 및
    콘트롤 게이트 마스크를 이용한 식각 공정으로 상기 실리사이드층 및 상기 제2 실리콘층을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 상기 제1 및 상기 제2 실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 실리콘층이 언도프트 비정질실리콘층이나 폴리실리콘층으로 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 실리콘층이 SiH4를 소오스 가스로 형성되며, 450℃ 내지 600℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력 조건에서 LP-CVD법으로 형성되는 플래시 메모리 소자의 제조 방법.
  6. 제 3 항에 있어서, 상기 트렌치를 형성한 후 상기 절연 물질층을 형성하기 전에,
    수소 어닐링을 실시하여 상기 트렌치를 상부 및 저면 모서리를 둥글게 형성하는 단계;
    세정 공정을 실시하여 상기 트렌치의 측벽 및 저면에 형성된 자연 산화막을 제거하면서 상기 터널 산화막의 노출된 측면을 목표량만큼 제거하여 채널 폭을 조절하는 단계; 및
    상기 터널 산화막의 노출된 측면을 보호하기 위하여 전체 상부에 HTO 박막으로 이루어진 라이너 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 수소 어닐링이 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 낮은 압력에서 급속 열처리 방식으로 실시되며, 100sccm 내지 2000sccm의 수소가 공급되는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 도프트 실리콘층이 480℃ 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 형성되는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 언도프트 실리콘층이 SiH4 및 Si2H6 중 어느 하나로 형성되며, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력 조건에서 LP-CVD법으로 형성되는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 언도프트 실리콘층은 상기 도프트 실리콘층을 형성하다가 상기 도프트 실리콘층이 목표 두께만큼 형성되면, 동일한 챔버 내에서 진공의 파괴 없이 불순물 도핑을 위한 첨가 가스의 공급만을 차단하는 인-시투 방식으로 형성되는 플래쉬 메모리 소자의 제조 방법.
  11. 제 1 항 또는 제 3 항에 있어서,
    상기 도프트 실리콘층이 상기 언도프트 실리콘층보다 4배 내지 9배 두껍게 형성되는 플래쉬 메모리 소자의 제조 방법.
  12. 제 3 항에 있어서,
    상기 제2 실리콘층을 패터닝하는 단계는,
    전체 상부에 캡핑 질화막을 순차적으로 형성하는 단계;
    상기 소자 분리막 상부의 상기 제2 실리콘층이 노출되도록 상기 캡핑 질화막을 패터닝하는 단계;
    노출된 상기 제2 실리콘층 상부의 상기 캡핑 질화막 측벽에 스페이서 질화막을 형성하는 단계;
    노출된 영역의 상기 제2 실리콘층을 제거하는 단계;
    상기 스페이서 질화막 및 상기 캡핑 질화막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  13. 제 1 항 또는 제 3 항에 있어서,
    상기 산화 방지막은 질화물 계열의 물질로 형성되는 플래쉬 메모리 소자의 제조 방법.
  14. 제 1 항 또는 제 3 항에 있어서,
    상기 산화 방지막이 상기 제2 실리콘층의 표면을 질화처리하는 방식으로 형성되는 플래쉬 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 질화 처리는 상기 제2 실리콘층을 형성한 후, 인-시투 또는 익스-시투로 NH3 분위기 또는 N2/H2 분위기에서 200℃ 내지 500℃로 1분 내지 10분 동안 플라즈마(Plasma)를 이용하여 상기 제2 실리콘층의 표면을 질화시키는 플래쉬 메모리 소자의 제조 방법.
  16. 제 14 항에 있어서,
    상기 질화 처리가 급속 열공정을 이용하여 NH3 분위기에서 700℃ 내지 900℃로 어닐링을 실시하는 방식으로 진행되는 플래쉬 메모리 소자의 제조 방법.
  17. 제 14 항에 있어서,
    상기 질화 처리가 NH3 분위기의 전기로에서 550℃ 내지 800℃로 실시되는 플래쉬 메모리 소자의 제조 방법.
  18. 제 1 항 또는 제 3 항에 있어서,
    상기 유전체막을 형성하기 위하여 상기 반도체 기판을 보우트로 로딩 시 보우트 로딩 온도가 상온 내지 300℃인 플래쉬 메모리 소자의 제조 방법.
KR20030100170A 2003-12-30 2003-12-30 플래쉬 메모리 소자의 제조 방법 KR100550779B1 (ko)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
KR100526575B1 (ko) * 2003-12-11 2005-11-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US7115458B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Gate coupling in floating-gate memory cells
KR100597646B1 (ko) * 2004-10-01 2006-07-05 삼성전자주식회사 플래쉬 메모리의 플로팅 게이트 제조 방법
KR100593749B1 (ko) * 2004-10-29 2006-06-28 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자
US7071538B1 (en) * 2004-12-10 2006-07-04 Spansion,Llc One stack with steam oxide for charge retention
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
TWI254410B (en) * 2005-05-05 2006-05-01 Powerchip Semiconductor Corp Method of fabricating semiconductor device
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置
KR100655435B1 (ko) * 2005-08-04 2006-12-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US7553729B2 (en) * 2006-05-26 2009-06-30 Hynix Semiconductor Inc. Method of manufacturing non-volatile memory device
KR100799024B1 (ko) * 2006-06-29 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100815955B1 (ko) * 2006-09-04 2008-03-21 동부일렉트로닉스 주식회사 Etox 셀 플래시 메모리의 자기정렬 sti 및 플로팅게이트 제조 방법
KR100856165B1 (ko) 2006-09-29 2008-09-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100806344B1 (ko) * 2006-10-20 2008-03-03 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US20080199995A1 (en) * 2007-02-15 2008-08-21 Debra Susan Woolsey Integrated Hydrogen Anneal and Gate Oxidation for Improved Gate Oxide Integrity
KR100847388B1 (ko) * 2007-02-22 2008-07-18 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 제조 방법
KR100805018B1 (ko) * 2007-03-23 2008-02-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20090004812A1 (en) * 2007-06-29 2009-01-01 Lee Yung Chung Method for producing shallow trench isolation
KR101002548B1 (ko) * 2007-10-10 2010-12-17 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP5086800B2 (ja) * 2007-12-28 2012-11-28 株式会社東芝 半導体装置及びその製造方法
KR20090075064A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 차등 게이트 유전막을 갖는 반도체소자의 제조방법 및관련된 소자
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
KR101098113B1 (ko) * 2010-07-07 2011-12-26 주식회사 하이닉스반도체 반도체 소자의 형성방법
TWI499043B (zh) * 2012-07-19 2015-09-01 Winbond Electronics Corp 快閃記憶體元件之製造方法
CN103579122B (zh) * 2012-08-09 2017-03-08 华邦电子股份有限公司 快闪存储器元件的制造方法
US9397040B2 (en) 2014-03-07 2016-07-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device comprising metal plug having substantially convex bottom surface
CN105336701B (zh) * 2014-07-31 2018-09-04 中芯国际集成电路制造(上海)有限公司 用于减少硅损耗的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140182A (en) * 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
KR100426485B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100426487B1 (ko) * 2001-12-28 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR100476691B1 (ko) * 2002-04-18 2005-03-18 삼성전자주식회사 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성메모리 장치의 제조방법
US6699772B1 (en) * 2002-09-18 2004-03-02 Gian Sharma Hybrid trench isolation technology for high voltage isolation using thin field oxide in a semiconductor process
KR100454135B1 (ko) * 2002-10-10 2004-10-26 삼성전자주식회사 비휘발성 기억소자의 형성방법
KR100454136B1 (ko) * 2002-10-23 2004-10-26 삼성전자주식회사 플로팅 게이트의 전하 손실을 막을 수 있는 비휘발성메모리 장치 및 그 제조방법
US6709924B1 (en) * 2002-11-12 2004-03-23 Advanced Micro Devices, Inc. Fabrication of shallow trench isolation structures with rounded corner and self-aligned gate
KR100537277B1 (ko) * 2002-11-27 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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